「Two bits」を含む例文一覧(332)

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  • A digital video signal is inscribed with many pieces of bit signals from the most significant bits to the least significant bits and respective adjacent bits are divided into groups of two or more to be made to be scanned by using scanning electrodes being different with each other.
    ディジタル映像信号を最上位ビットから最下位ビットまで多数個のビット信号で表記し、各々の隣接ビットを２以上のグループに分離して互いに異なる走査電極を使用して走査させる。 - 特許庁
  • In the current sources 11_D0-11_D5, current values of the current sources 11_D0-11_D3 corresponding to the lower four bits are weighted according to the corresponding bits relative to a current value I of the current sources 11_D4, 11_D5 corresponding to the higher two bits.
    電流源１１_D0〜１１_D5は、上位２ビットに対応する電流源１１_D4，１１_D5の電流値Ｉに対して、下位４ビットに対応する電流源１１_D0〜１１_D3の電流値が、対応するビットに応じて重み付けされる。 - 特許庁
  • The semiconductor memory has a plurality of memory banks and data buffers for storing information of two or more bits as a storage unit.
    ２ビット以上の情報を記憶単位として記憶する複数のメモリバンクとデータバッファを有する。 - 特許庁
  • A transfer transistor MTB is connected to a bit line BLB via a write transistor MWB2 that is shared by two bits.
    ビット線BLBには、2ビットで共有しているライト用トランジスタMWB2を介し、トランスファトランジスタMTBが接続される。 - 特許庁
  • In an alternate embodiment, the display time difference is encoded as a power of two to reduce the number of bits transmitted.
    他の実施例では、表示時間差は、伝送ビット数を減ずるために２の累乗として符号化される。 - 特許庁
  • A discriminating section 11 is constituted of a plurality of two bits comparators 12a-12d and a discriminating circuit 13.
    判定部１１は、複数の２ビット比較器１２ａ〜１２ｄ及び判定回路１３で構成される。 - 特許庁
  • Concretely, the keycode is divided every two bits, and the modulation methods are switched in accordance with each divided code.
    具体的には、キーコードを２ビット毎に分割し、各分割コードに応じて変調方式を切り替える。 - 特許庁
  • The low two bits of b encode button information: 0=MB1 pressed, 1=MB2 pressed, 2=MB3 pressed, 3=release.
    b の低位の2ビットにはボタン情報がエンコードされる:0=MB1 が押された, 1=MB2 が押された, 2=MB3 が押された, 3=離された。 - JM
  • Two bits of visible information A and B are alternately rearranged in such order as images A1, B1, A2, B2, A3, B3,..., An, Bn.
    可視情報Ａ，Ｂは、画像Ａ_1,Ｂ_1,Ａ_2,Ｂ_2,Ａ_3,Ｂ_3,・・・，Ａ_n,Ｂ_n の順に一つ置きに並べ替えられている。 - 特許庁
  • The respective column A/D conversion elements A, B divide a pixel signal read from a pixel array 1 into two blocks, namely the high-order block of high-order two bits and the low-order block of low-order two bits, and successively convert the respective blocks from analog to digital in one horizontal scanning period unit.
    カラムＡＤ変換要素Ａ，Ｂは、それぞれ、画素アレイ１から読み出した画素信号を上位２ビットの上位ブロックと下位２ビットの下位ブロックとの２つのブロックに分け、各ブロックを１水平走査期間単位で順次にＡＤ変換する。 - 特許庁
  • The backsides of two memory chips, each memory-accessed in units of 2 bits, are superposed one over another to form an assembly in a laminated structure to enable memory-access in units of 4 bits.
    ２ビット単位でメモリアクセスが行われる２つのメモリチップの裏面を重ね合わせて積層構造に組み立てて４ビット単位でのメモリアクセスを行うようにする。 - 特許庁
  • According to an adding instruction, an ALU 12 reads two pieces of data of 32 bits respectively from two registers in the register file 11 and adds them.
    ＡＬＵ１２は、加算命令に従って、レジスタファイル１１内の二つのレジスタからそれぞれ二つの３２ビットのデータを読み込んで加算を行う。 - 特許庁
  • The two bits comparators 14a, 14b compare inputted address data with area data indicating a storage region for each two bits and perform discrimination of magnitude and discrimination of coincidence, and output a signal based on the compared result.
    ２ビット比較器１４ａ及び１４ｂは、入力されたアドレスデータと記憶領域を示すエリアデータとを２ビットずつで比較して大小判定及び一致判定を行い、その比較結果に基づく信号を出力する。 - 特許庁
  • On the other hand, the values of the bits b7 to b3 read from the table 20 are added to an initial value in two middle digits by an adder 50, and a result of the summation is outputted as a frequency setting value in two middle digit 8 bits.
    一方、テーブル２０から読み出されたビットｂ７〜ｂ３の値は、加算器５０によって中位２桁の初期値と加算され、加算結果が中位２桁の８ビットの周波数設定値として出力される。 - 特許庁
  • A bit shift section 53 shifts an addition result by two bits in the descendant direction to obtain 8-bit output image data Dout.
    ビットシフト部５３は、加算結果を下位方向に２ビット分シフトして８ビットの出力画像データＤout を得る。 - 特許庁
  • The respective pseudo-random number generating circuits 30 generate N-bits (N is an integer being two or more) of pseudo-random number data.
    擬似乱数生成回路３０の各々は、Ｎビット（Ｎは２以上の整数）の擬似乱数データを生成する。 - 特許庁
  • The phase change material 204 is programmed into one of four states for storing two bits of data.
    相変化材料２０４は、２ビットのデータを記憶するために、４つの状態のいずれか１つにプログラムされる。 - 特許庁
  • Two burst writes are performed in this manner, and effective bits in the burst writes are designated by the mask signal 602.
    このように２回のバーストライトを行い、そのバーストライトにおける有効ビットをマスク信号６０２で指定する。 - 特許庁
  • Information on a position of the option tray 20 corresponding to the value of two bits is stored in a position of option storage part 24.
    オプション位置記憶部２４には、２ビットの値に対応したオプショントレイ２０の位置の情報が記憶されている。 - 特許庁
  • In the low speed mode, two sets of pre-fetched data bits are transferred in parallel to eight parallel-to serial converters.
    低速モードにおいて、２組のプリフェッチされたデータビットは８つのパラレル−シリアルコンバータに並列で伝送される。 - 特許庁
  • Therefore, the predetermined character group is represented by the first character code constituted of eight bits less than two bytes.
    従って、所定の文字群は、２バイト数よりも小さな８ビット数からなる第１の文字コードで表される。 - 特許庁
  • Therefore, bits to be stored in two memory regions are divided into two sets, a first set prescribes a level of binary number being higher than a level of non-binary number.
    そのため２つのメモリ領域に記憶されるビットが２つのセットに分割され、第１セットが非バイナリ数のレベルより大きなバイナリ数のレベルを規定する。 - 特許庁
  • An error detection circuit for a two-wire data bus where dominant bits are separately transmitted through two bus lines is provided with a means 4 that measures a differential current.
    ２本のバスライン上でドミナントビットが別々に送信される２線式データバスのエラー認識用回路構成は、差動電流を測定する手段４を備える。 - 特許庁
  • Signal light SL is modulated by a spatial modulation device 108 using a modulation technique, where two elements×two elements are the minimum encoding unit, and of the encoding unit, at least three elements are dark bits, and the remaining elements are bright bits.
    信号光ＳＬは、空間変調素子１０８により、２要素×２要素を最小の符号化単位とし、符号化単位のうち、少なくとも３要素を暗ビット、残りの要素を明ビットとする変調方式によって変調されている。 - 特許庁
  • To calculate each check bit, a specific subset to the data bits is assigned, and two bits of the data block are transferred through each data bus.
    拡張チェック・ビットを使用せずに、シンドローム・ビット・ベクトルの値を使用して、データ・ブロック内で発生した単一ビットのエラーを検出して訂正し、対になった二重ビットのエラーを検出する。 - 特許庁
  • To prevent the writing faultiness of a nonvolatile semiconductor memory device and secure its high operating reliability, in the nonvolatile semiconductor memory device having the system whereby the information comprising two or more bits of a plurality of bits is memorized in its single cell.
    単一セルに２ビット以上の複数ビットの情報を記憶させる方式の不揮発性半導体メモリ装置において、書き込み不良を防止し、高い動作信頼性を確保する。 - 特許庁
  • In a deblock circuit 61, the upper eight bits and the lower two bits that are present in the working memories 56 and 57 after the synthesis are added to compose a 10-bit signal, which is written into the same position of the I frame memory 51.
    デブロック回路６１では、合成後の作業メモリ５６，５７に存在する上位８ビット、下位２ビットを合わせて１０ビット信号を構成し、Ｉフレームメモリ５１の同位置に書き込む。 - 特許庁
  • Among the plurality of write modes, according to a write mode selected with the mask data of two bits, for every bit of the write data of (n-2) bits, whether the writing is valid or invalid is selected.
    複数の書き込みモードのうち、２ビットのマスクデータによって選択される書き込みモードに応じて、（ｎ−２）ビットの書き込みデータのビットごとに、書き込みの有効または無効を選別する。 - 特許庁
  • The modulator creates two separate pulse streams (one pulse stream comprising odd number of bits and the other comprising even number of bits of the data stream) using a half pulse generator.
    この変調器は、２つの別個のパルスストリーム（一方のパルスストリームは、奇数ビットからなり、他方のパルスストリームはデータストリームの偶数ビットからなる）を、２分の１パルスジェネレータを使用して生成する。 - 特許庁
  • Image data which is binary data of 1,800 dpi is divided to every three bits (or every two bits), and inputted from an input part 11 to a gradation setting part 12 and a printing position control part 13.
    １８００ｄｐｉの２値データである画像データが，３ビット（あるいは２ビット）ずつに区切られ，入力部１１から階調設定部１２と印字位置制御部１３とに入力される。 - 特許庁
  • The communication device 1 on the transmission side places data having a plurality of bits in one clock period, and transmits a plurality of data groups having at least continuous two bits among the plurality of bits as the same data to the communication device 4 on the reception side.
    送信側の通信装置１は、１クロック周期の中に複数ビットのデータを入れ込み、その際、前記複数ビットの内少なくとも連続する２ビットを同一データとして持つ複数のデータ群として前記受信側の通信装置４送信する。 - 特許庁
  • General purpose flags (arithmetic condition flags) (ACFs) (571 or 561) are defined and encoded utilizing a hierarchical one, two, or three-bits encoding.
    汎用フラグ（ＡＣＦ）（５７１又は５６１）は、階層１，２または３ビットエンコーディングを使用して定義され、エンコードされる。 - 特許庁
  • To improve the reliability of data write processing in a storage device which stores data of two bits or more by converting them into multiple values.
    ２ビット以上のデータを多値化して記憶する記憶装置において、データ書込み処理の信頼性を改善する。 - 特許庁
  • To provide a modulation circuit capable of normally transmitting data even when the number of guard bits between two time slots is decreased.
    ２つのタイムスロット間のガードビットが少なくなっても、正常なデータ送信が可能な変調回路を提供する。 - 特許庁
  • A transmitter encodes data so that 0 or 1 is continued for two bits or more within a predetermined data length range.
    送信装置は、所定のデータ長の範囲内に必ず２ビット以上０又は１が連続するようにデータを符号化する。 - 特許庁
  • The first and second digital outputs are averaged, and the lowest bit is represented by two bits.
    そして、演算回路により、この第１および第２のデジタル出力を平均化して最下位ビットを２ビットで表現する。 - 特許庁
  • If the amplitude of the carrier is allowed to have four different states, the carrier will transmit two bits per baud.
    搬送波の振幅が 4 つの異なる状態をとれるとすると, その搬送波は 1 ボーあたり 2 ビットを伝送することができる - 研究社 英和コンピューター用語辞典
  • However, this key consists of two parts - a 56 bit DES encryption key and 64 bits of random data used as the authenticator.
    しかし、このキーは 2 つの部分、すなわち 56 ビット DES 暗号キーと認証に使用する 64 ビットのランダムなデータから構成される。 - XFree86
  • In a flash memory 1, erasure for setting all bits in a block B to one of two values is enabled for the unit of the block B and write for setting the values of the respective bits in the block B to the other value of two values is enabled for the unit of a bit.
    フラッシュメモリ１は、ブロックＢ内の全ビットを２値の一方の値に設定する消去がブロックＢ単位でのみ可能であるとともにブロックＢ内の各ビットの値を２値の他方の値に設定する書込がビット単位で可能である。 - 特許庁
  • The memory cells (130, 230) can store four different bits according to the two states capable of being taken by the elements (134, 234) and the two states capable of being taken by the elements (136, 236).
    書換え可能エレメント(134,234)の2つの取り得る状態及びライトワンスエレメント(136,236)の2つの取り得る状態によって、メモリセル(130,230)は4つの異なるビットを格納することが可能になる。 - 特許庁
  • The plurality of flash memories include two or more flash memories for storage data to be input/output in parallel, a flash memory for horizontal parity bits, and a flash memory for vertical parity bits.
    上記複数のフラッシュメモリは、パラレルに入出力される記憶データを分担して受け持つ２以上のフラッシュメモリと、水平パリティビットを受け持つフラッシュメモリと、垂直パリティビットを受け持つフラッシュメモリとを有する。 - 特許庁
  • Parallel data in 2 bits generated by applying error correction coding to a real time packet TP1 are inserted to two bits at the MSB (Most Significant Bit) side of 6-bit input to a 64QAM modulator 706.
    リアルタイムパケットＴＰ１を誤り訂正符号化することにより生成した２ビットのパラレルデータを、６４ＱＡＭ変調器７０６の６ビット入力のうちのＭＳＢ（Most Significant Bit）側の２ビットに入力している。 - 特許庁
  • To ensure general-purpose properties and flexibly cope with the number of bits of quantization when quantization with a smaller number of bits is performed to multivalued image data of two or more colors by using an error diffusion method.
    ２色以上の多値画像データに対して誤差拡敬法を用いてより少ないビット数に量子化する場合に、汎用性を有し、且つ、量子化するビット数に応じて柔軟に対処できるようにする。 - 特許庁
  • The control circuit can store data of two bits or more in the one nonvolatile memory transistor by changing the threshold voltage.
    前記制御回路は、閾値電圧の変更によって１個の前記不揮発性メモリトランジスタに２ビット以上のデータを記憶可能とする。 - 特許庁
  • The presence or absence of the bits can be discriminated depending on whether or not a difference between the two values is greater than a prescribed minimum threshold.
    これら２つの値の間の差が最小所定敷居値より大きいかにより、ビットの存在又は不存在が判定される。 - 特許庁
  • A determination means ST7 determines trueness/falsehood of central two bits relating to decoding of the data symbols sampled by the sampling means.
    判定手段（ＳＴ７）は、サンプリング手段によりサンプリングされたデータシンボルの復号に関わる中心２ビットの正誤を判定する。 - 特許庁
  • The semiconductor memory has memory cell groups 101 to 10m of (m) sets (m>n) consisting of two memory cells 200, 201 to store (n) bits.
    ｎビットを記憶するために、２個のメモリセル２００,２０１からなるｍ組(ｍ＞ｎ)のメモリセル群１０１〜１０ｍを有する。 - 特許庁
  • To provide a DDR SRAM which applies both systems of a two bits pre-fetch system and a wave pipeline system and can output data at high speed.
    ２ビットプリフェッチ方式とウェーブパイプライン方式の両方式を適用した高速データ出力可能なDDR SDRAMを提供する。 - 特許庁
  • According to the number of bits of each digit of the exponents B1, B2, the two to four processing are sequentially allotted to the three multiplication/ remainder arithmetic circuits.
    ベキ指数Ｂ1，Ｂ2の各桁のビットに応じて、２〜４つの処理を順番に３つの乗算剰余演算回路に割り振る。 - 特許庁
  • To provide a data transfer method for generating another data bit by using a D.C. voltage level for transmitting two data bits.
    ２つのデータビットを伝送するＤＣ電圧レベルを使用してもう１つのデータビットを生成するデータ転送方法を提供する。 - 特許庁
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