「Two bits」を含む例文一覧(332)
＜前へ 1 2 3 4 5 6 7 次へ＞- A plurality of magnetoresistive elements contained in the two magnetic sensors 104a, 104b output five bits of information from the M-series code disk 102, respectively.
磁気センサ１０４ａ、１０４ｂに内包された複数の磁気抵抗素子は、Ｍ系列コード円板１０２から夫々５ビット分の情報を出力する。 - 特許庁 - The addition/subtraction circuit 33 discriminates a gradation zone from upper two bits of image data D and selects corresponding reference value and reference set signal RSS.
加減算回路３３は、画像データＤの上位２ビットから階調帯を識別して、対応する基準値とリファレンスセット信号ＲＳＳを選択する。 - 特許庁 - The error-correcting code is defined by a parity check matrix in which columns represent variable bits and rows represent parity bit, and represented as a bipartite graph having two parts.
誤り訂正符号は、列が変数ビットを表わし、行がパリティビットを表わすパリティ検査行列によって定義し、２部グラフとして表わされる。 - 特許庁 - The driving capability setting circuit 27 sets driving capability of the corresponding output amplifier 26 low in the case of coincidence between upper two bits of input display data and sets driving capability of the corresponding output amplifier 26 high in the case of a middle gradation area wherein upper two bits of input display data are not coincident with each other.
駆動能力設定回路２７は入力される表示データの上位２ビットが一致する場合に、対応する出力アンプ２６の駆動能力を低く設定し、表示データの上位２ビットが一致しない中間階調領域の場合に、対応する出力アンプ２６の駆動能力を高く設定する。 - 特許庁 - The method includes steps for: detecting bits having two consecutive different values out of the data signal; determining whether transition in the incoming data signal between the two bits is relatively low in speed or relatively high in speed; and increasing the equalization of the incoming data signal when the transition is relatively low in speed.
該方法は、該データ信号の中の２つの連続する異なる値を有するビットを検出することと、該２つのビット間の該着信データ信号における遷移が、比較的遅いか、あるいは比較的早いかを決定することと、該遷移が、比較的遅い場合、該着信データ信号の該等化を増加させることとを包含する。 - 特許庁 - As for the corresponding relations of an input tone level (input tone value) and an output tone level (pulse width value) expressed with much lower bits, at least two corresponding relations where the number of presentation bits of the output tone levels is different are stored.
入力階調レベル（入力階調値）と、より低ビットで表現された出力階調レベル（パルス幅値）との対応関係について、出力階調レベルの表現ビット数が異なる少なくとも２つの対応関係を記憶しておく。 - 特許庁 - Input information bits are information bits of two series, which are a series input to a first RSC code part 22 and a series input to a second RSC code part 23 through an interleaving part 21, and RSC-encoded respectively.
入力情報ビットに対し、第１のＲＳＣ符号部２２に入力される系列と、インターリーブ部２１を介して第２のＲＳＣ符号部２３に入力される系列の２系統の情報ビットとし、それぞれＲＳＣ符号化がなされる。 - 特許庁 - In the quantization for acquiring the data of each recording head, the recording data of a large-sized dot (5pl) is formed as the data the number of bits of which per pixel is two, while the recording data of a medium and small-sized dots (2pl, 1pl) is formed as the data the number of bits of which per pixel is one.
各記録ヘッドのデータを得るための量子化において、大ドット（５ｐｌ）の記録データを１画素当りのビット数が２ビットのデータとし、中、小ドット（２ｐｌ、１ｐｌ）の記録データを１画素当りのビット数が１ビットのデータとする。 - 特許庁 - If the bit length of the burst error exceeds the predetermined bit length, a second control means extends at least a part of the voice data for one bit to two bits to allocate the data to the two slots.
バースト誤りのビット長が規定のビット長を越える場合、第２制御手段により、２つのスロットに対して音声データの少なくとも一部をビットごとに２ビットに拡張して割り付けて通信を行う。 - 特許庁 - Then two pixel values P6, P8 closest to a threshold value Th are classified into two ways in the case of encoding them into 0 and 1 respectively, and class codes 101000101, 101000111, 101001101, and 101001111 in 9-bits of four kinds (=2^2) are generated.
そして、閾値Ｔｈに最も近い２個の画素値Ｐ６，Ｐ８について、それぞれ０に符号化する場合と１に符号化する場合の２通りに場合分けされ、４（＝２^２）種類の９ビットのクラスコード１０１０００１０１，１０１０００１１１，１０１００１１０１，１０１００１１１１が生成される。 - 特許庁 - Each processing element handles two bits of an input, generates one root bit and a residue, and compares two intermediate test variables and selects '1' or '0' for the root bit and a next residue according to the comparison result.
各処理素子は、入力の２ビットを取り扱い、１つの根ビットと剰余を形成し、及び２つの中間試験変数を比較しかつ比較に基づいて根ビットと次の余剰に対して「１」か「０」を選択する。 - 特許庁 - An acoustic signal is divided in each prescribed section and a state of a low frequency component in the prescribed section is changed in accordance with two bits to be embedded and eight values to be obtained according to positions in one word of two-bit added information.
音響信号を所定区間に区分し、埋め込むべき２ビットおよびこの２ビットの付加情報の１ワード内の位置によりとり得る８値に応じて、前記所定区間の低周波成分の状態を変更する。 - 特許庁 - The column address decoder 12 commences reading out two candidate data for the first bit by inputting the two candidate data to the sense amplifiers SA_M0 and SA_M1, respectively before all bits of the column address signal are established.
カラムアドレスデコーダ１２は、カラムアドレス信号の全ビットが確定する前に先頭ビットの２個の候補データを２個のセンスアンプＳＡ_Ｍ０，ＳＡ_Ｍ１にそれぞれ入力することにより２個の候補データの読み出しを開始する。 - 特許庁 - Then the second computer for receiving a plurality of lines of the line data discriminates that when two consecutive line data comprise the mirror configuration wherein the bits of the two lines are inverted to each other, the first line data are top data of the block data.
そして、複数列の列データを受信した第２コンピュータにて、連続する２つの列データがビット反転したミラー構成からなる場合に、その最初の列データをブロックデータの先頭データと判別する。 - 特許庁 - An output position control part 33 functions as a rate matching/first interleaving part, repeats or eliminates a bit determined by the D calculating part 32, newly redistributes a plurality of bits to a plurality of columns on the basis of the number D of cumulative repetition/deletion bits and interchanges bits of at least two columns among a plurality of columns obtained by redistribution.
出力位置制御部３３は、レートマッチング・第１インタリーブ部として機能し、Ｄ算出部３２で判定されたビットを反復または削除するとともに、累積反復／削除ビット数Ｄに基づいて複数のビットをあらためて複数の列に再分配し、再分配で得られた複数の列のうち少なくとも二列のビットを入れ替える。 - 特許庁 - To provide a data transmission method and device that can efficiently transmit an optical signal based on serial data forming a digital video signal in number of quantization bits of 10 bits or more in two-way by using optical signal transmission cables in order to minimize number of the signal transmission cables.
１０ビット以上の量子化ビット数を有したディジタル映像信号を成すシリアルデータに基づく光信号の、光信号伝送ケーブルを用いての双方向伝送を、光信号伝送ケーブルの数を最小限に抑えるべく効率良く行えるものとする。 - 特許庁 - When the bits of k and s are equal, the current pair is calculated by making it necessary to perform one time doubling operation and one time adding operation, and when the bits of k and s are not equal, it is necessary to perform only one time doubling operation and two times of adding operation.
ｋ及びｓのビットが等しい場合には、１回の倍加演算と１回の加算演算のみを必要として現在の対を計算し、ｋ及びｓのビットが等しくない場合は、１回の倍加演算と２回の加算演算のみを必要とする。 - 特許庁 - When displaying a gradation in n bits (n: integer), each bit of the gradation represented by binary digits is divided into three bit group, and one frame is divided into two sub-frame groups.
ｎビット（ｎは整数）で階調を表現する場合、２進数で表示される階調の各ビットを３個のビット群に分け、１フレームを２個のサブフレーム群に分割する。 - 特許庁 - A low order data applying circuit 14 adds the predetermined number α(two) of low order bits to the digital signal Sa_n to generate an n+2 bit low order data application signal Sa_n+2.
下位データ付与回路１４は、ディジタル信号Ｓａ_ｎに所定数α（２つ）の下位ビットを加えてｎ＋２ビットの下位データ付与信号Ｓａ_ｎ＋２を生成する。 - 特許庁 - In addition, a carrier-over signal (CR) outputted when two bits or more in input are simultaneously turned on is connected to the port of the CPU 50 from the encoder circuit 51.
またエンコーダ回路５１からは入力が同時に２ビット以上ＯＮしたときに出力するキャリーオーバ信号（ＣＲ）がＣＰＵ５０のポートに接続されている。 - 特許庁 - An arithmetic unit 1 for numerical operation of the plurality of digits includes operation processing sections 3a, 3b for adding two numerical data in 16 bits each from the lower digit side in a shared manner.
複数桁の数値演算を行う演算装置１は、２つの数値データを下位桁側から１６ビットごとに分担して加算する演算処理部３ａ，３ｂを備える。 - 特許庁 - This output control information consists of two bits and is extracted from a reproduced signal by an output control circuit 9 to control a D.I/F circuit 7 and a switch circuit 11.
このアウトプットコントロール情報は、２ビットからなり、出力制御回路９により再生信号から抽出されて、Ｄ.Ｉ／Ｆ回路７とスイッチ回路１１を制御する。 - 特許庁 - To selectively use a temporary address with different upper 64 bits as a transmission source IPv6 address in a situation in which two network prefixes or more can be obtained.
２つ以上のネットワークプレフィックスを得られる状況において、選択的に上６４ビットが異なるテンポラリアドレスを送信元ＩＰｖ６アドレスとして使用すること。 - 特許庁 - The discriminating circuit 15 logic-synthesizing an output of the two bits comparator 14a and 14b, and outputs a signal WE/WN/RS controlling access for a memory cell array 11.
判定回路１５は、２ビット比較器１４ａ及び１４ｂの出力を論理合成し、メモリセルアレイ１１へのアクセスを制御する信号ＷＥ／ＷＮ／ＲＳを出力する。 - 特許庁 - To solve a problem that a square which is the external shape of a two-dimensional code can be recognized, but that inner bits can not be probably read out.
２次元コードの外形形状である正方形の認識はできるのに対して、内部のビットを確からしく読み出すことができないという問題を解決する。 - 特許庁 - When gradations are represented with (n) bits (n: an integer), each bit of a gradation represented in binary notation is divided into three bit groups, and one frame is divided into two subframe groups.
ｎビット（ｎは整数）で階調を表現する場合、２進数で表示される階調の各ビットを３個のビット群に分け、１フレームを２個のサブフレーム群に分割。 - 特許庁 - When a determination result by the determination circuit (100) is equal to or more than two bits, error correction of the content of the read page is performed, and the content of the read page is written in the page in the spare area (1s).
判定回路（１００）による判定結果が２ビット以上の場合に、読み出したページの内容を誤り訂正し、スペア領域（１ｓ）内のページに書き込む。 - 特許庁 - The recording method and device record the generated channel data having the limited amount of bits on a limited area according to the above two dimensional layout.
記録方法およびその装置は、そのように生成された有限ビット数のチャネルデータを、前記２次元的な配置に従って記憶媒体の有限領域に記録する。 - 特許庁 - A watermark system discriminates three separate bits, or a logic 0 bit, a logic 1 bit, and a marker bit which defines a message block border by using two separate bit patterns.
透かし入りシステムは2つの別個のビットパターンを用いて論理0ビット、論理1ビット、およびメッセージブロック境界を定めるマーカービットの3つの別個のビットを識別する。 - 特許庁 - When the word line is simultaneously selected in the two memory sub arrays, the number of internal data transfer bits can be increased by simultaneously selecting a row.
２つのメモリサブアレイにおいてワード線を同時に選択した状態において、同時に列選択を行なうことにより、内部データ転送ビット数を増加させることができる。 - 特許庁 - When gradation is expressed with an n (n is an integer) bit, bits each of which is shown by a binary of the gray scales are divided into three bit groups, and one frame is divided into two subframe groups.
ｎビット（ｎは整数）で階調を表現する場合、２進数で表示される階調の各ビットを３個のビット群に分け、１フレームを２個のサブフレーム群に分割する。 - 特許庁 - Here, in the gold-green shade beside the brilliant cup of sunshine, stood two figures, blue and pink, the bits of pink showing out plainly.
そして、眩しい陽光が傾げられているすぐそばの、緑金の葉蔭のなかに、青と桃色と、二つの人影が立っていて、その桃色の人影が少し輪郭を露にした。 - D. H. Lawrence『プロシア士官』 - Alternatively, an annular bit, which is used in place of the screw bit, can be mounted in such a manner that two split bits, which are split in two in a radial direction of the annular bit, are arranged as above in a state of being inclined at a prescribed angle with respect to a horizontal plane.
或いは、スクリュービットに代えて環状ビットを用い、この環状ビットを、その径方向に２分割した２つの分割ビットを、水平面に対して所定角度に傾けた状態で、上記と同様の配置で取付けてもよい。 - 特許庁 - The two-dimensional encoder 1 outputting a two-dimensional code constituted of one-dimensional original data composed of a plurality of bits comprises a continuous original data output means 3, an encoding means 5, and a code arranging means 7.
２次元符号構成装置１は、複数のビットからなる１次元原データから構成した２次元符号を出力するものにおいて、連続原データ出力手段３と、符号化手段５と、符号配置手段７と、を備える構成とした。 - 特許庁 - A monaural stream separator 142 divides the dual monaural voice stream into two channels without any re-encoding, when the number of bits that increases when dividing the dual monaural voice stream into two channels is smaller than the number of dummy data.
モノラルストリーム分離器１４２は、デュアルモノラル音声ストリームを２つのチャンネルに分割するときに増大するビット量が、ダミーデータの量よりも少ないときに、デュアルモノラル音声ストリームを２つのチャンネルに再符号化することなく分割する。 - 特許庁 - A 2-bit shift circuit 207 shifts the absolute value of the smaller error signal by two bits, a 3-bit shift circuit 208 shifts the absolute value of the smaller error signal by three bits, and an adder 209 adds an output of the circuit 207 and an output of the circuit 208.
２ビットシフト回路２０７にて小さい方の誤差信号の絶対値を２ビットシフトし、３ビットシフト回路２０８にて小さい方の誤差信号の絶対値を３ビットシフトし、加算器２０９にて２ビットシフト回路２０７の出力と３ビットシフト回路２０８の出力とを加算する。 - 特許庁 - In a video transmission system 100 which transmits uncompressed digital video signals, error correction encoders 115 and 116 apply error correction encoding to data of most significant two bits at an encoding rate of 1/2, and to data from the third to eighth bits at an encoding rate of 2/3.
非圧縮のデジタル映像信号を伝送する映像伝送システム１００において、誤り訂正符号化部１１５，１１６が、上位の２ビットのデータに対し符号化率１／２で、８ビット目から３ビット目までのデータに符号化率２／３でそれぞれ誤り訂正符号化を行う。 - 特許庁 - A clock control section 122 is controlled by control signal in two bits from a decoder 121, and to a compression processing section 123, a common processing section 124 and an expansion processing section 125, clocks CLKA, CLKB, CLKC for operating those sections and image data in 8 bits are given, respectively.
クロック制御部１２２はデコーダ１２１からの２ビットの制御信号により制御され、圧縮処理部１２３、共通処理部１２４及び伸張処理部１２５には、これら各部を動作させるためのクロックＣＬＫＡ、ＣＬＫＢ、ＣＬＫＣと８ビットの画像データがそれぞれ入力される。 - 特許庁 - The numerical expression conversion part 20 divides the data of the straight binary form or complement form of '2' to two bit blocks each composed of continuous 8 bits and concerning the bit block having the most significant bit of '1', the bits of such a bit block are inverted except for the most significant bit.
数値表現変換部２０は、ストレートバイナリ形式または２の補数形式のデータのデータを、連続する８ビットからなる２つのビットブロックに区分し、各ビットブロックのうち最上位ビットが「１」であるものについて、そのビットブロックの最上位ビット以外のビットを反転する。 - 特許庁 - According to the code rule that the encoding device uses, one of four kinds of bit streams that the information data possibly include is converted into a four-bit bit stream wherein two bits at successive bit positions have values of "1" and a four-bit bit stream wherein all bits have values of "0" alternately.
符号化装置で使用される符号則においては、情報データがとり得る４種類のビット列に関して、いずれか１種類のビット列は、ビット位置が連続する２ビットの各値が“１”を示す４ビットのビット列と、全ビットの値が“０”を示す４ビットのビット列とに交互に変換される。 - 特許庁 - A multiplication array 3 in m * n bit configuration performs fixed point multiplication by inputting all the bits of first m bit fixed point data (D1) and the lower n bits of second m bit fixed point data (D2), and calculates two intermediate products N1 and N2 for acquiring the multiplication result of m+n-1 bits, and outputs those intermediate products N1 and N2.
ｍ＊ｎビット構成の乗算アレイ３は、固定小数点乗算時に、第１のｍビット固定小数点データ（Ｄ１）の全ビットおよび第２のｍビット固定小数点データ（Ｄ２）の下位ｎビットを入力として乗算を行い、ｍ＋ｎ−１ビットの乗算結果を得るための２個の中間積Ｎ１およびＮ２を算出し、当該中間積Ｎ１およびＮ２を出力する。 - 特許庁 - As a grayscale voltage generator, a circuit formed by connecting two or more resistances, having the same resistance value in series is used, and grayscale voltages which are as many as the second number of bits are generated at equal intervals.
階調電圧生成部は、同じ抵抗値の抵抗を２以上直列に接続した回路を用い、第２ビット数と同数の種類の階調電圧を等間隔で生成する。 - 特許庁 - The communication device on the reception side receives, as valid data, either one bit data after a second bit among the data group having the same data of at least continuous two bits of the received data.
受信側の通信装置は、受信したデータの少なくとも連続する２ビットの同一データを持つデータ群の内、２ビット目以降の何れか１ビットのデータを有効なデータとして受信する。 - 特許庁 - Information on one bit is recorded by making the memory into the third state or not, and information on two bits is recorded by making the memory into the first state or the second state or not.
上記の第３の状態にするかしないかにより、１ビットの情報が記録され、第１及び第２の状態にするかしないかにより、２ビットの情報が記録される。 - 特許庁 - In the expansion processing, one bit value representing one dot is converted into a two bit gray level which can be processed by a print engine and expanded to the number of bits equal to the least common multiple.
拡張処理では、１ドットを表現する１ビットの値を印刷エンジンで処理可能な２ビットの階調値に変換して、前記最小公倍数と等しいビット数に拡張する。 - 特許庁 - A digital adder 330 adds the higher-order and lower-order bits of the analog signals of two inputs after digital conversion and also generates the A/D conversion result of the analog input signals S1 and S2 at the same time.
デジタル加算器３３０が、２入力分のアナログ信号をデジタル変換した上位、下位ビットを加算処理し、同時にアナログ入力信号Ｓ_1 とＳ_2 のＡＤ変換結果を生成する。 - 特許庁 - Then, two systems are cut out as much as 10 bits from an optional tap of the shift register 81 and output to a normal random number generation circuit 662 from output lines 84 and 85 by a Boxmuller method.
そして、シフトレジスタ８１の任意のタップからランダムに１０ビットずつ２系統切出して出力ライン８４、８５よりBoxmuller 法による正規乱数生成回路６６２へ出力する。 - 特許庁 - A memory cell array 1 is configured by arranging in matrix a plurality of memory cells storing data of two or more bits, and includes a plurality of bit lines and word lines connected to the memory cells.
メモリセルアレイ１は、２ビット以上のデータを記憶する複数のメモリセルがマトリクス状に配置され、複数のメモリセルに接続される複数のビット線、及び複数のワード線を有している。 - 特許庁 - The values set in two registers 40, 50 are selectively switched, based on the modulated result of the pulse width modulation circuit 20, and outputted in a DAC 70 with 10 bits by the selector 60.
セレクタ６０は、２つのレジスタ４０，５０に設定された値を、パルス幅変調回路２０の変調結果に基づいて選択的に切り換えて１０ビットＤＡＣ７０に入力する。 - 特許庁 - The position of option deciding part 25 collates a value of two bits stored in the position of option storage part 24 with a value of bit received by itself and discriminates a mounting position of itself.
オプション位置判定部２５は、オプション位置記憶部２４に記憶されている２ビットの値と自分自身が受信したビットの値とを照合し、自分自身の装着位置を判別する。 - 特許庁
- 特許庁
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- 日英対訳文対応付けデータ
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- 原題：”The Prussian Officer”
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Copyright (C) Yusuke Inatomi 2006
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- 原題：”The Prussian Officer”
