「Two bits」を含む例文一覧(332)
＜前へ 1 2 3 4 5 6 7 次へ＞- To provide a digital data transmitting and receiving circuit, transmitting two bits of data during one clock period by deforming an LVDS method so as to superimpose two kinds of signals on each other through a pair of transmission lines and capable of transmitting two bits of data during one clock period by deforming a TMDS method so as to superimpose two kinds of signals on each other through a pair of transmission lines.
ＬＶＤＳ方式を変形して一つのクロック周期内に２ビットのデータを、１対の伝送線に２種の信号を重畳して伝送することができ、ＴＭＤＳ方式を変形して一つのクロック周期内に２ビットのデータを、１対の伝送線に２種の信号を重畳して伝送することができるデジタルデータ送受信回路を提供する。 - 特許庁 - This non-volatile memory comprises memory cells which store data bits to many pages included in a predetermined block through many states embodied by at least two bits, wherein the block includes a first page in which the data bits for determining effectiveness to data recorded by a user are stored, and a second page in which the data bits recorded by the user are stored.
少なくとも２ビットで具現される多数個の状態を通じて所定ブロックに含まれた多数個のページに対するデータビットを貯蔵するメモリセルを含み、ブロックは、ユーザーが記録するデータに対する有効性を判断するためのデータビットが貯蔵される第１ページ、及びユーザーが記録するデータビットが貯蔵される第２ページとを含む。 - 特許庁 - Accordingly, a transmission data are segmented into two bits, the data are switched into signal paths corresponding to combinations of 0, 1 of two bits by combinations of ONs and OFFs of high-frequency switches 351, 352 and so on, and four kinds of phase differences are assigned to the carrier, thereby attaining the QPSK modulation.
したがって、送信データを２ビットずつに区切り、高周波スイッチ３５１、３５２…のオン／オフの組み合わせにより２ビットの０と１の組み合わせに応じた信号路に切り替え、４通りの位相差をキャリアに割り当てることにより、ＱＰＳＫ変調を実現する。 - 特許庁 - Two path metrics before update necessary for one time of ACS arithmetic operation are stored in an even-numbered address and odd-numbered address whose bits other than the least significant bits are common in the memory 10, and the two path metrics before update are made readable by one time of access.
メモリ１０では１回のＡＣＳ演算に必要な２個の更新前パスメトリックが最下位ビット以外のビットが共通の偶数番地及び奇数番地に格納されており、前記２個の更新前パスメトリックが１回のアクセスで読み出し可能になっている。 - 特許庁 - In the debug function-incorporated microcomputer, a DBG (debug unit) 3, when tracing the instruction bus 12 via an output bit width of 8 bits smaller than 32 bits of the bit width of the instruction bus 12, traces every 4 higher bits of two instructions parallel output to the instruction bus 12.
デバック機能内蔵型マイクロコンピュータにおいて、ＤＢＧ（デバックユニット）３は、命令バス１２のビット幅の３２ビットよりも少ない８ビットの出力ビット幅で命令バス１２をトレースする時、命令バス１２に並列出力される２つの命令を上位から４ビットづつトレースする。 - 特許庁 - The array state of the 32-bit words is determined by the two least significant bits(LSBs) of the pointer address for the grouped words.
前記３２ビットワードの配列状態は、前記グループ化ワードのポインタアドレスの２ビットの最下位有効ビット（ＬＳＢ）によって決定できる。 - 特許庁 - To provide an electronic watermark embedding apparatus which is capable of preventing information from being lost when the watermark information consisting of two or more bits are embedded.
複数ビットからなる透かし情報を埋め込む場合に透かし情報が失われにくい電子透かし埋め込み装置を提供する。 - 特許庁 - To enable error correction of defects of two bits or more without increasing chip area, in a memory provided with an error correction circuit.
エラー訂正回路を備えたメモリにおいて、２ビット以上の不良のエラー訂正を、チップ面積を増大させることなく、実現可能にする。 - 特許庁 - One of AND gates 23 to 26 is selected with the data DS and lower two bits of a CPU address, and the output turns to 1.
このデータＤＳおよびＣＰＵアドレスの下位２ビットによってアンドゲート２３〜２６の内の１つが選択され、その出力が”１”となる。 - 特許庁 - It is indicated that the number of bits to be referred to is two in a received network address by '00010' of the size storage area.
サイズ格納領域の“０００１０”は、受け取ったネットワーク・アドレスの中で参照すべきビットの数が２つであることを示している。 - 特許庁 - In a CAM memory storing data words, bits of the data words can take a neutral logic value other than two complement logic value.
データワードを記憶するＣＡＭメモリにおいて、そのデータワードのビットは、２つの補数論理値のほかに中性論理値をとることができる。 - 特許庁 - If there is a CAM or RAM bit error, an error will be detected since the two sets of parity bits will not match.
ＣＡＭまたはＲＡＭにビットエラーが発生する場合、これら２つのパリティビットセットは整合しないため、エラーが検出されることになる。 - 特許庁 - Two corresponding bits are used to inform the decoder of the different kinds of the different subband signal window changeover setting.
本発明では代わりに、異なるサブバンド信号ウィンドウ切換設定種別をデコーダに通知するため２つの対応するビットを使用する。 - 特許庁 - Writing of all bits "0" or all bits "1" is performed in the first initialization and the content is changed or not changed for the memory cells 11 to 14 in the second initialization so that two kinds of initialization data can be set.
第１初期化時に全ビット“０”又は全ビット“１”を書込み、第２初期化時にメモリセル１１〜１４に対してその内容を変更させあるいは変更させないことにより、２種類の初期データをセット可能とした。 - 特許庁 - An encoding method and circuit satisfy the requirements on the original data having a limited amount of bits when they are disposed two dimensionally, and generates channel data having the limited amount of bits to store on a limited area.
符号化回路およびその回路は、有限ビット数の原データに対して、２次元的に配置した場合に所定の制約を満たす、記憶媒体の有限領域に記憶されるべき有限ビット数のチャネルデータを生成する。 - 特許庁 - Then, by a majority circuit 107, the output (AD conversion result) of the parallel type AD converter 106 is sampled two or more times and the values of respective bits in the low order bits are determined by majority and output.
そして、多数決回路１０７によって、並列型ＡＤコンバータ１０６の出力（ＡＤ変換結果）を複数回サンプリングして、多数決により、下位ビットにおける各ビットの値を決定して出力する。 - 特許庁 - When a 6-bit value (input) determining brightness of a liquid crystal pixel is "001,110" (L14), the value is shifted by two bits to lower orders and substituting 1 in upper-order 2 bits to obtain an 8-bit value "11,001,110".
液晶画素の明るさを定めるための６ビットの値（入力）が“００１１１０”（Ｌ１４）である場合、これを下位方向に２ビットシフトし、上位２ビットに１を代入すると、８ビット“１１００１１１０”が得られる。 - 特許庁 - A transmission circuit provided transmits an acoustic signal in which m bits are frequency division multiplexed and that allocates two different carrier frequencies to each bit such that duplication does not occur across m bits.
ｍ個のビットを周波数分割多重した音響信号を送信する送信回路を設け、ｍ個のビットにわたって重複が生じないように各ビットごとに異なる２つの搬送波周波数をが割り当てる。 - 特許庁 - A position of option deciding part 25 of the option tray 20 by which the position designation signal is received inverts one bit of two bits, replaces positions of a high-order bit and a low-order bit and outputs the bits to the lower option tray 20.
この位置指定信号を受信したオプショントレイ２０のオプション位置判定部２５は、２ビットのうちの１ビットを反転し、かつ、上位ビットと下位ビットの位置を入れ替えて下方のオプショントレイ２０に出力する。 - 特許庁 - It is necessary to study how to increase the key length (number of bits of a compound number that is the product of two prime numbers in the caser of RSA ciphers) to be used (1024 bits or more for RSA ciphers) within the range of permissible processing speed.
なお、許容される処理速度の範囲で、使用される鍵長（RSA 暗号の場合、2 つの素数の積となる合成数のビット数）を長くする（RSA 暗号の場合は 1024 ビット以上にする）などの検討が必要である。 - 経済産業省 - The data deleting circuit transfers two pieces of difference data as 8-bit data at a time when two successive pieces of lateral difference data can be represented with four or less bits in complement representation of "2".
データ削減回路は、連続する２個の横差分データがそれぞれ「２」の補数表示で４ビット以下で表現できる場合、２個の差分データを８ビット分にして同時に転送する。 - 特許庁 - When the number of gradation level to be realized is set to 'sixteen' (four bits) and a pulse width modulation based on upper and lower two bits is conducted for the intervals P1 and P2, a two bit constitution is used for the circuit (a counter, a comparator or the like) to conduct the pulse width modulation.
実現すべき階調数を「１６」（４ビット）とし、部分選択期間Ｐ１，Ｐ２について各々上位および下位の２ビットづつに基づくパルス幅変調を行ったとすると、パルス幅変調を行うための回路（カウンタ、比較器等）として２ビット構成のものを用いることができる。 - 特許庁 - The address marks with the prescribed number of bits recorded along the running direction of each track in parallel to each other are recorded by plural transition parts (G0)-(G7) as the boundary parts or unbounded parts in two kinds of the states readable with a head and also recorded by classifying to groups for every two bits.
各トラックの走行方向に沿い且つ相互に並列に記録されている所定ビット数のアドレスマークは、ヘッドが読み取り可能な２種類の状態の境界部または非境界部としての複数の遷移部（Ｇ０）〜（Ｇ７）によって記録され、かつ、２ビット毎にグループ分けして記録されている。 - 特許庁 - To provide a high-density flash memory matrix comprising a memory cell capable of storing many bits, the number of which is far larger than two.
その数が２を遙かに超える多数のビットを格納する能力のあるメモリ・セルを備える高密度のフラッシュ・メモリ・マトリクスの開示を提供する。 - 特許庁 - The fetched data of low-order 4 bits are synthesized every two data (S8), made to be the data of 1 byte and are written in a transmitter's number memory (S9).
取り出された下位４ビットのデータは２データごとに合成され（Ｓ８）、１バイトのデータとされて発信者番号メモリへ書き込まれる（Ｓ９）。 - 特許庁 - These latch circuit LATCH 1 and the capacitor DLN C1 store temporarily write-in/read-out data of two bits or more.
これらラッチ回路ＬＡＴＣＨ１及びキャパシタＤＬＮ（Ｃ１）は、２ビット以上の書き込み／読み出しデータを一時的に記憶する役割を果たす。 - 特許庁 - The recording medium stores the channel data having the limited amount of bits on the limited area according to the above two dimensional layout.
記憶媒体は、その有限領域には、そのように記録された有限ビット数のチャネルデータを、前記２次元的な配置に従って記憶している。 - 特許庁 - A higher decoder part 41 selects adjacent two voltages from the higher gradation voltages in accordance with data of higher J bits held by a data latch.
上位デコーダ部４１は、データラッチに保持された上位Ｊビットのデータに応じ上位階調電圧から隣接する２電圧を選択する。 - 特許庁 - A logical address 90 has a row address part 91 and a column address part 92 of the upper side 90a and a bank bit part 93 of lower two bits.
論理アドレス９０は、上位側９０ａの行アドレス部９１および列アドレス部９２と、下位２ビットのバンクビット部９３と、を有する。 - 特許庁 - In terms of a color except a black color, nun-forming of a dot, types 1, 2 or types 3, 4 is assigned to two bits (four values), and then multi-gradation representation is performed.
ブラック以外の色については、２ビット（４値）に対し、ドットの非形成、タイプ１、２又は３、４を割り当て、多階調表現を行う。 - 特許庁 - An interpolation arithmetic unit 26 executes interpolation arithmetic with the use of lower-order bits of the input data for readout data read from two lookup tables.
補間演算部２６、２つのルックアップテーブルから読み出された読み出しデータについて、入力データの下位ビットを利用して補間演算を行う。 - 特許庁 - Thus, the two-dimensional address can be flexibly designated vertically and horizontally by means of limited numbers of bits within the instruction code.
したがって、命令コード内の限られたビット数によって、縦方向および横方向の柔軟な２次元アドレス指定を行うことが可能となる。 - 特許庁 - Binary bit addresses for detecting an error corresponding respectively to addresses indicating each bit of multi-level memory cells holding binary bits data are allotted so that each figure of two binary bits addresses corresponding to one memory cell is made exclusive.
２ビットのデータを保持する多値のメモリセルの各ビットを示すアドレスにそれぞれ対応する誤り検出用の２進ビットアドレスが、１つのメモリセルに対応する２つの２進ビットアドレスの各桁が互いに排他的になるように割り当てられる。 - 特許庁 - The binary coding data satisfied with the 1-7 code rule and being three bits as a unit are outputting by making two bits of the binary input data as a unit and combining the binary input data, a coding start signal and a coding end signal.
２進入力データの２ビットを単位として、２進入力データと符号化開始信号と符号化終了信号の組み合わせに基づいて、１−７符号則を満たし３ビットを単位とする２進符号化データを出力する。 - 特許庁 - In a ROM 13 for multiplication coefficients, numbers unbalanced in positive and negative signs in decimal digit expressions with sign are expressed by n (n<m) bits less than m bits represented by the complement of two or an absolute value with sign, and stored as coefficient data.
乗算係数用ＲＯＭ１３は、符号付１０進数表現において正負のアンバランスな数を、２の補数又は符号付絶対値で表現されるｍビットよりも少ないｎ（ｎ＜ｍ）ビットで表現し、係数データとして記憶する。 - 特許庁 - In this device, all bits of each symbol are stored in a row 12 in a storage cell 16, or the bits are stored in at least two rows 12 in the storage cell 16 while the same columns 14 in the storage cell 16 is used.
これは、各シンボルの全てのビットを、記憶セル16内の1つの行12に格納し（図3参照）、又は該記憶セル16内の少なくとも2つの行12に格納すると共に該記憶セル16内の同じ列14を使用する（図4参照）ことを含む。 - 特許庁 - The code word 11 for goniometry comprises 24 bits in all by successively inserting one bit successively taken out of the head of a code word 22 for detecting an 8-bit block in the code word 18 for angle data two bits apart.
測角用符号語１１は、さらに、８ビットのブロック検出用符号語２２の先頭からの順次取り出した１ビットを角度情報用符号語１８の２ビットおきに順次挿入して、全部で２４ビットからなっている。 - 特許庁 - Then, this count data is divided into two pieces of divided data consisting of a high- order byte and a low-order byte, and two storage areas of 1-byte (8 bits) constitution are provided in a serial EEPROM (storage element).
そして、このカウントデータを上位バイトと下位バイトとの２つの分割データに分割するとともに、シリアルＥＥＰＲＯＭ（記憶素子）に１バイト（８ビット）構成の記憶領域を２個設けている。 - 特許庁 - LUT 4 receives the data from the LUT 7-0 and the data from the LUT 7-1 as coordinate values in a two-dimensional coordinate system, and outputs bit data after binarization of the two colors (the sum is 2 bits).
そして、ＬＵＴ４は、この２つのぅＴ７−０、７−１からの２つのデータを２次元座標系における座標値として入力し、２色の２値化後のビットデータ（合計２ビット）を出力する。 - 特許庁 - This storage device 1 uses two bits in a low order of a media sector address received from a host system 12 as data corresponding to a column address in a sector of a flash memory 10.
記憶装置がホストシステムより受けるメディアセクタアドレスの下位２ビットを、フラッシュメモリのセクタ内のカラムアドレスに対応するデータとして使用する。 - 特許庁 - In either mode of high speed or low speed, 32-bits data from each of two memory arrays are pre-fetched into respective sets of 32 flip-flops 120.
高速または低速のいずれのモードにおいても、２つのメモリアレイ各々からの３２ビットのデータは各組の３２個のフリップフロップ１２０中にプリフェッチされる。 - 特許庁 - Almost all the secondary difference values Δ2, n of Tn are -1, 0 or 1. and a permutation pattern of two continuing Δ2, n values is represented by a storage data element of four bits.
Ｔnの二次差分値Δ2,nはほとんどが−１，０，１のいずれかであり、連続する２つのΔ2,nの順列パターンを４ビットの保存データ要素で表す。 - 特許庁 - Two bits of visible information A and B are printed on a base material layer 10 by a sublimation transfer system, so that a printing layer 11 is formed on the layer 10.
可視情報Ａ，Ｂは、昇華転写方式によって、基材層１０上に印刷されて、基材層１０上に印刷層１１が形成される。 - 特許庁 - This shared error correction circuit (100) reduces the overhead of the memory by distributing the fixed number of ECC bits among two or more memory units (101) of a semiconductor memory.
共有誤り訂正回路(100)は、半導体メモリの2つ以上のメモリユニット(101)間に一定数のECCビットを分配することによりメモリのオーバーヘッドを低減する。 - 特許庁 - The differential current is obtained by measuring the difference between drive currents driving the two bus lines in a transmitter when the dominant bits are transmitted through the data bus.
この差動電流はデータバス上でドミナントビットを送信する時に２本のバスラインを駆動する駆動電流の差が送信機内で測定されるものである。 - 特許庁 - To provide an optical waveguide device capable of realizing the multiplex of many bits with one sheet while making the best use of a merit that a two-dimensional optical waveguide sheet is inexpensive.
２次元状の光導波シートの低コストである利点を活かしつつ、１枚のシートで多ビットの多重を行うことが可能な光導波装置である。 - 特許庁 - A position specification signal transmitting part 13 of a printer 10 outputs a position designation signal, for example, of two bits to an option tray 20 mounted just under the printer 10.
プリンタ１０の位置指定信号送出部１３は、例えば２ビットの位置指定信号を、プリンタ１０直下に装着されたオプショントレイ２０に出力する。 - 特許庁 - Two lower bits of an address is inputted to a bank control circuit BCL and which cell array in the bank A or B uses the corresponding sense amplifier is selectively controlled.
そして、アドレスの下位２ビットがバンク制御回路ＢＣＬに入力され、バンクＡとバンクＢのいずれのセルアレイがセンスアンプを用いるかを選択制御する。 - 特許庁 - The SRAM 5 stores input digital data with over two bits, which can be used as gray level information for gray scale display by the respective sub-pixels.
ＳＲＡＭ５には、各サブ画素３のグレースケール表示のための階調情報として入力される２ビット以上の入力デジタルデータが記憶される。 - 特許庁 - The sound signal is divided into a predetermined interval, and a state of a low frequency component of the predetermined interval is changed according to four values obtained by two bits which are to be embedded.
音響信号を所定区間に区分し、埋め込むべき２ビットがとり得る４値に応じて、前記所定区間の低周波成分の状態を変更する。 - 特許庁
