「bit processing」を含む例文一覧(1559)
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第二の無線システムの受信装置のフレーム同期信号検出手段１０は、ビット同期信号を受信した後、第一のフレーム同期信号と第二のフレーム同期信号とを同時に待ち受け、先に検出したフレーム同期信号に基づいて受信処理を切り換える。 - 特許庁 - The interpolation processing section 2 comprises: a plurality of multipliers 42 for multiplying the sample value of the waveform at each sampling time, by a predetermined function; an adder 43 for adding each output of the multipliers 42; and a one-bit ΔΣ modulator 41 which is provided in a preceding stage of each multiplier 42.
補間処理部２は、各サンプリング時刻での波形のサンプル値と所定の関数との積を演算する複数の乗算器４２と、各乗算器４２の出力を加算する加算器４３と、各乗算器４２の前段にそれぞれ設けられた１ビットΔΣ変調器４１とを備えている。 - 特許庁 - To provide a video distribution server and a video reproduction terminal capable of reproducing video streaming in an enlarged manner in response to a request from a reproduction terminal side without adversely affecting a bit rate and a transmission delay and without requiring high processing performance to the reproduction terminal side.
ビットレートや伝送遅延に悪影響を与えることなく、かつ再生端末側に高い処理能力を要求することなく、映像ストリーミングを再生端末側からの要求に応じて拡大再生できる映像配信サーバおよび映像再生端末を提供する。 - 特許庁 - To provide a method and a device for a time division multiple access system, especially for a system conforming to ETSI HIPERLAN/2, which warrant that each connection has an average theoretical bit rate, which restrict jitter, and which optimize the use of signal processing.
時分割多元接続システム、特にＥＴＳＩ ＨＩＰＥＲＬＡＮ／２規格に準拠するシステムにおいて、各コネクションが平均的な理論的ビット速度を有することを保証し、ジッタを制限して信号処理の使用を最適化した、フレーム構築方法および装置を提供する。 - 特許庁 - A speech data division part 143 of a processing part 14 sections digital speech data into an important part and other parts according to predetermined specified regularity and an error correcting 1st encoder 15 adds a redundant bit for error correction to the important part at a higher rate than to other parts.
処理部１４の音声データ分割部１４３は、デジタル音声データを予め定められた所定の規則性により重要部分と他の部分に区分し、誤り訂正第１符号化器１５は、前記重要部分に対し前記他の部分よりも高い割合で誤り訂正用冗長ビットを付加する。 - 特許庁 - To improve image quality by improving operation accuracy by efficiently utilizing the 12 bit data processing capability of an expanded JPEG decoder/encoder to make image deterioration due to JPEG compression, i.e. pseudo contour hardly occur, for even image data in which each component of one pixel is expressed by 8 bits.
１画素の各成分が８ビットで表わされる画像データについても、拡張ＪＰＥＧ復号、符号装置が有する１２ビットのデータ処理能力を有効活用して演算精度を高め、ＪＰＥＧ圧縮による画像劣化、すなわち、擬似輪郭を生じにくくし、画質の向上を図る。 - 特許庁 - A size in the random access unit and an upper limit of the random access unit length are set on the basis of an average bit rate in the random access unit in order to realize reverse reproduction by one data read processing and coding is carried out so that the size of the random access unit is a size of a coding picture buffer or below.
1度のデータ読み込み処理で逆再生が実現できるように、ランダムアクセス単位における平均ビットレートに基づいて、ランダムアクセス単位のサイズ、およびランダムアクセス単位長の上限値を設定し、ランダムアクセス単位のサイズが符号化ピクチャ・バッファのサイズ以下となるように符号化する。 - 特許庁 - Each of the five intervals has an unequal extent, image data to which a code having shorter bit length is assigned are generated as the gradation value has a wider interval (in other words, a gradation value, where the ratio of the number of pixels for each gradation value tends be larger in the image after the halftone processing).
５つの区間は均等でない広さに区分されており、区間が広い階調値（換言すれば、ハーフトーン処理後の画像において階調値別の画素数の比率が大きくなりやすい階調値）ほどビット長の短い符号を割り当てた画像データを生成する。 - 特許庁 - An audio/video processing section 39 coverts resolution of video information to control a bit rate of the audio/video code obtained as a result of encoding by the encoder 35 and then a file size of the audio/video code recorded on a recording medium in a recorder 31 can be controlled.
音声・映像処理部３９で映像情報の解像度を変換することにより、符号化器３５で符号化した結果得られる音声・映像符号のビットレートを制御でき、従って記録器３１内の記録媒体に記録される音声・映像符号のファイルサイズが制御可能となる。 - 特許庁 - A video processing apparatus includes: a character signal generator 2 for generating character signals on the basis of monitor data; and a character superimposing part 1 for superimposing character signals generated by the character signal generator 2 on the least significant bit of color difference signals in video signals input from a camera.
映像処理装置に、モニタ用のデータに基づいてキャラクタ信号を生成するキャラクタ信号発生器２と、キャラクタ信号発生器２により生成されたキャラクタ信号を、カメラから入力される映像信号の色差信号の最下位ビットに重畳するキャラクタ重畳部１と、を備えた。 - 特許庁 - An embedding processing section 105 selects embedding data, corresponding to a received coefficient block and a bit value of input data from an embedding data table stored in a table storage section 104, by generating a new block, where the total code length of the block is unchanged for embedding other information.
埋込処理部１０５は、受け取った係数ブロックと入力データのビット値とに対応する埋め込みデータを、テーブル記憶部１０４が記憶している埋め込みデータテーブルから選択し、ブロックの総符号長が変わらない新たなブロックを生成することにより、他の情報を埋め込む。 - 特許庁 - An exclusive OR circuit 27 in the OFB mode encryption device 5 exclusively ORs an output of the shift register 6 encrypted in the unit of fixed length bits by an encryption processing means 7 and a plain text 8 of a succeeding block in the unit of 1 bit to output an encrypted text 11.
ＯＦＢモード暗号化装置５は、シフトレジスタ６の出力を固定長ビット単位で暗号化処理手段７により暗号化した出力と次ブロックの平文８を１ビット単位で排他的論理和回路２７により排他的論理和して暗号文１１を出力する。 - 特許庁 - The control means performs control to perform image processing of the partial areas of at least a data row of (L1+, ..., +LN) length formed by arraying data of respective pixels when bit lengths of respective pixels in partial areas corresponding to one processor are L1 to LN.
前記制御手段は、あるプロセッサに対応する部分領域の各画素のビット長がそれぞれＬ１〜ＬＮである場合に、該プロセッサが前記各画素のデータを並べた（Ｌ１＋・・・＋ＬＮ）長のデータ列を少なくとも対象として該部分領域の画像処理を行うように制御することを特徴とする。 - 特許庁 - Since FF (hexadecimal) data or 00 (hexadecimal) data are alternately transmitted to respective controllers every time the main controller 90 executes a main processing, for instance when the data are supposed to be FF (hexadecimal) but they are not (one bit is 0, for instance), it is judged that the transmission route is disconnected.
メイン制御装置９０がメイン処理を１回実行する毎にＦＦ（１６進）データまたは００（１６進）データが交互に各制御装置に送信されるので、例えばＦＦ（１６進）のはずがそうでなければ（例えば１ビットが０なら）、伝送経路が断線していることが判る。 - 特許庁 - Since the n-bit scramble patterns are generated in parallel, that is, at the same time, the n-bits of the input signal to be scrambled can simultaneously be scramble- processed, thus the generating circuit can sufficiently cope with high-speed signal processing and can adopt a conventional CMOS-IC.
このｎビットスクランブルパタンが並列に、すなわち同時に生成されるので、スクランブルすべき入力信号のｎビットを同時にスクランブル処理することができることになり、高速性の信号処理にも十分に対処可能となり、一般のＣＭＯＳ−ＩＣが使用可能となる。 - 特許庁 - The user device 200 applies at least either bit inversion or phase inversion to each of the entangled sets of the received quantum cash the even-number of times in total, and transmits the quantum cash state to which such processing is applied and the face value information as quantum cash to a retailing store device 300.
利用者装置２００では、受信した量子現金の各エンタングルド組に対し、ビット反転と位相反転の少なくとも一方を合計偶数回施し、この処理を施した量子現状態と、額面情報とを、量子現金として小売店装置３００に送信する。 - 特許庁 - A packet processing part 205 of a relay node 201 calculates effective bands to be used by traffic from a packet size and a bit rate of the traffic, and the present communication rate, and a sets an aggregation condition in traffic with a small packet size so as to satisfy that the actually used effective bands is within the allocated effective bands.
中継ノード201のパケット処理部205は、トラヒックのパケットサイズとビットレートおよび現在の通信レートから、トラヒックが使用する実効帯域を求め、割り当てられた実効帯域以下になるように、パケットサイズの小さいトラヒックに対してアグリゲーション条件を設定する。 - 特許庁 - In operation processing of an image accumulation control part which a digital copying machine has, a data bus switching bit is set to 1 (S502) after setting an erase starting point address, an end point address of an erase starting point address register, an erase end point address register (S501), and data on a register for substitute data is selected.
ディジタル複写機が備える画像蓄積制御部の動作処理では、消去始点アドレスレジスタ、消去終点アドレスレジスタの消去始点アドレス、終点アドレスを設定（Ｓ５０１）した後、データパス切り替えビットを１に設定（Ｓ５０２）し、置き換えデータ用レジスタのデータを選択する。 - 特許庁 - To provide an analysis method and apparatus that can analyze an encoding parameter from a decoded video signal subjected to orthogonal transform encoding processing and discriminate whether or not the received video signal is a bit stream (compression signal).
直交変換符号化処理がなされた映像信号の復号信号から符号化パラメータを解析することができ、且つ、受信した映像信号がビットストリーム（圧縮信号）であるか否かを判断することができる解析方法及び解析装置を提供することを目的とする。 - 特許庁 - Modulation and demodulation processing parts 13 and 23 detect the burst period of small amplitude in a signal mutually transmitted between an OCU 1a and DSU 6, make 1-bit binary data correspond to a sine wave of a two-wavelength, to be superimposed on the small amplitude burst period in each burst cycle.
変復調処理部１３、２３では、ＯＣＵ１ａとＤＳＵ６との間で相互伝送される信号うちの小振幅のバースト期間を検出し、バースト一周期毎に１ビットの二値データを二波長の正弦波に対応させ小振幅バースト期間に重畳する。 - 特許庁 - The CPU for put-out control informs any communication trouble with an LED when it is detected between it and the main CPU and outputs the number of prize balls signal outside the game machine by the information output processing regardless of the state of the error bit when the value of a put-out game ball counter reaches 10.
払出制御用ＣＰＵは、メインＣＰＵとの間の通信障害を検出するとＬＥＤにて報知し、エラービットの状態によらずに情報出力処理にて賞球払出個数カウンタの値が１０になると賞球個数信号を遊技機外部に出力する。 - 特許庁 - Since a reset is executed so that all the selector input values become the same value in the pre-charge phase, analysis based on the transient transition at the time of input bit transition processing are made difficult and an arithmetic operation apparatus highly resistant to the attack, for example the DPA (Differential Power Analysis) attack, can be achieved.
プリチャージ・フェーズにおいては全てのセレクタ入力値を同一値とするリセットを実行するので、入力ビット遷移処理時の過渡遷移に基づく解析が困難となり、例えばＤＰＡ（Ｄｉｆｆｅｒｅｎｔｉａｌ Ｐｏｗｅｒ Ａｎａｌｙｓｉｓ）攻撃に対する耐性の高い演算装置が実現される。 - 特許庁 - The user 200 applies at least either bit inversion or phase inversion to each of the entangled sets of the received quantum cash an even number of times in total, and transmits the quantum cash state to which such processing is applied and the face value information as quantum cash to a retailing store 300.
利用者２００では、受信した量子現金の各エンタングルド組に対し、ビット反転と位相反転の少なくとも一方を合計偶数回施し、この処理を施した量子現状態と、額面情報とを、量子現金として小売店３００に送信する。 - 特許庁 - To provide a data conversion device, in which power consumption is reduced, data can be easily made correspondent with a straight binary form or complement form of '2' and conversion with the complement form of '2' can be performed by uniform and simple processing without depending on the bit length of data.
消費電力の低減を図り、ストレートバイナリ形式または２の補数形式との間でデータの対応付けを容易とし、２の補数形式との間での変換をデータのビット長に依存せず画一的かつ簡単な処理により行うことができるデータ変換装置を提供する。 - 特許庁 - A decompression conversion processing part 92 constituting the exposure part 72 develops the image-processed run-length data stored in the buffer 90 on bit map data, transmits the developed data to a DMD controller 42 via a buffer 94 and drives a DMD 36 to expose and record a two-dimensional image on a substrate.
露光部７２を構成する解凍変換処理部９２は、バッファ９０に格納された画像処理後のランレングスデータをビットマップデータに展開し、バッファ９４を介してＤＭＤコントローラ４２に送信し、ＤＭＤ３６を駆動して基板に二次元画像を露光記録する。 - 特許庁 - Next, the block unit interleaver performs interleave B being processing for input of data with respect to (NC-ND)×NB×NA bits being a parity part of an inner code indicated as P in the product code in the order of the column direction as one direction by NB bit, and for reading the data in an order of a row direction as another direction.
次に、ブロック単位インタリーバは、積符号のうち、Ｐに示される内符号のパリティ部分である（NC-ND）×NB×NAビットに対して、データを、NBビット毎に、一方の方向としての列方向の順に入力し、他方の方向としての行方向の順に読み出す処理であるインタリーブＢを行う。 - 特許庁 - A compression processor 12 carries out compression processing on inputted image data based on a bit rate as a ratio of a data quantity of the image data to the number of pixels stored in a compression property storage 13 and compression property data showing a relation with a compression parameter, and outputs it as the compressed image data.
入力した画像データに対して、圧縮特性記憶部１３に記憶した、画像データのデータ量および画素数の比であるビットレートと、圧縮パラメータとの関係を示す圧縮特性データとに基づいて、圧縮処理部１２が圧縮処理を行い、圧縮画像データとして出力する。 - 特許庁 - In basic retrieval and maximum value or minimum value retrieval used in the division and connecting processing of the coupled node tree, not only the information of an address where a node is arranged but also the discrimination bit position of a branch node traced by a retrieval route are stored in a search route stack storing a retrieval history.
カップルドノードツリーの分割や結合処理に用いる基本検索や最大値あるいは最小値検索において、検索履歴を格納する探索経路スタックにノードの配置されたアドレス情報のみならず検索経路でたどったブランチノードの弁別ビット位置を格納する。 - 特許庁 - The decoding apparatus for decoding an LDPC code by using the message passing algorithm includes a check node processing computing element that treats the message to be a logarithmic likelihood ratio wherein the real number "a" of a power of two is used for the base, receives a message Q_m, n from a bit node, and calculates a message R_m, n from the check node.
メッセージパッシングアルゴリズムを用いてＬＤＰＣ符号を復号する復号装置は、メッセージを、２の冪乗からなる実数ａを底とした対数尤度比とし、ビットノードからのメッセージＱ_ｍ，ｎを受け取り、チェックノードからのメッセージＲ_ｍ，ｎを算出するチェックノード処理演算器を有する。 - 特許庁 - An image processing method which decodes progressive JPEG bit streams has a step of dividing code sequences included in the bit streams into blocks that are composed of DC coefficients and AC coefficients, and variable-length-decoding the DC coefficients, and a step of variable-length-decoding the AC coefficients using the decoded DC coefficients and generating high resolution display image data.
本発明に係る画像処理方法は、プログレッシブＪＰＥＧビットストリームを復号するための画像処理方法であって、前記ビットストリームに含まれる符号列を、ＤＣ係数とＡＣ係数とからなるブロックとして、最初に、前記ＤＣ係数を可変長復号するステップと、それ以降に、前記復号したＤＣ係数を用いて、前記ＡＣ係数を可変長復号して、高解像度の表示用画像データを生成するステップと、を有することを特徴とする。 - 特許庁 - The error correction circuit 26 detects an error position in the code word and generates error detection data indicating the error position by applying error correction processing to the sequence of the code word read from the memory cell of cross regions of the selected word line and bit line out of memory cells CL through the bit line, and generates error correction data by correcting information bits at the detected error position.
誤り訂正回路２６は、メモリセルＣＬのうち選択されたワード線およびビット線の交差領域のメモリセルからビット線を介して読み出された符号語の系列に対して誤り訂正処理を施すことにより、前記符号語中の誤り位置を検出して当該誤り位置を表す誤り検出データを生成し、且つ当該検出された誤り位置における情報ビットを訂正して誤り訂正データを生成する。 - 特許庁 - The information processing apparatus provided with the plurality of processor cores includes a means for allocating the processing target of each processor core in each first continuous components in data having structure wherein first components whose size is not fixed are continuously arrayed and a bit string indicating the start of the first components is included in the first components.
複数のプロセッサコアを備えた情報処理装置であって、サイズが固定されない第一の構成要素が連続して配列され、前記第一の構成要素には当該第一の構成要素の開始を示すビット列が含まれる構造を有するデータについて、連続する前記第一の構成要素ごとに、各プロセッサコアの処理の対象を割り当てる割り当て手段を有することにより上記課題を解決する。 - 特許庁 - VRAMs 14-16, which can be installed as original and additional image-only memories, are provided with a circuit 13 which can automatically detect the memory capacities of the VRAMs 14-16, a circuit 10/12 which can automatically set the processing bit number of an image processing function corresponding to a necessary memory capacity, and a circuit 12 for automatically optimizing the automatic setting and mapping of reference pixels.
画像用専用メモリとして既設・増設され得るＶＲＡＭ１４〜１６は、そのメモリ容量が自動検知できる回路１３を備えており、スキャナーで読取った画像をＡ／Ｄ変換して、必要なメモリ容量に応じた画像処理機能の処理ビット数を自動設定できる回路１０／１２と、参照画素の自動設定及びマッピングの至適化を自動的に行う回路１２とを備え、データ転送効率が高い。 - 特許庁 - In the case that surrounding pixels adjacent to a target pixel of an image area in bit map shaped image data including pixels with multi-value gradations keep the same color information consecutively for three pixels or over, smoothing processing is applied to the target pixel, and in the case that the surrounding pixels adjacent to the target pixel keep the same color information that is not consecutive, no smoothing processing is applied to the target pixel.
多値の階調を持つ画素を含むビットマップ状の画像データにおける画像領域の注目画素に隣接する周辺画素が３画素以上連続して同一の色情報を保持した場合には、注目画素にスムージング処理を行い、注目画素に隣接する周辺画素が連続しない同一の色情報を保持すると識別した場合には、注目画素にスムージング処理を行わない。 - 特許庁 - In a transmission apparatus 10A, when transmitting the signal of three or more bits by one symbol, if a retransmission request is received from the radio station of a communicating party, bits (high-order bit) hard to generate errors provided by processing in a modulation part 11 are not retransmitted but only bits (low-order bits) easy to generate errors are retransmitted.
送信装置１０Ａでは、１シンボルで３ビット以上の信号を伝送する場合に、通信相手の無線局からの再送要求信号を受信したとき、変調部１１での処理により得られた誤りの生じ難いビット（上位ビット）は再送せず、誤りの生じ易いビット（下位ビット）のみを再送する。 - 特許庁 - When a secrecy scramble pattern generating circuit 42 generates a PN pattern (PNSEC) for descrambling, its PN pattern (PNSEC) output is converted into 160-bit parallel data (P_PNSEC), which are fed to the parallel exclusive OR (EXOR) circuit 40, wherein 160 sets of exclusive OR arithmetic circuits calculate the received data in accordance with the bits to carry out descramble processing in parallel.
スクランブル解除用のPNパターン(PNSEC)が秘話スクランブルパターン発生回路42にて生成されると、そのPNパターン(PNSEC)出力が160ビットパラレルのデータ(P_PNSEC)に変換されて並列排他論理和(EXOR)回路40に供給され、160個の排他的論理和演算回路にて各入力データがビット対応に演算されてデスクランブル処理がパラレルにて行われる。 - 特許庁 - The processor 22 receives the interruption request from the processor 21, and reads the value of the OR register 32, and moves the task 52-1 from a waiting state to an executable state, and AND writes a value 0 x f f f f f f f e in an OR register 32, and clears a bit 0, and restores to processing before the interruption.
プロセッサ２２はプロセッサ２１からの割り込み要求を受け、ＯＲレジスタ３２の値を読み出し、該当するタスク５２−１を待ち状態から実行可能状態に遷移させ、ＯＲレジスタ３２に値０ｘｆｆｆｆｆｆｆｅをＡＮＤ書き込みし、ビット０をクリアし、割り込み前の処理に復帰する。 - 特許庁 - When those information becomes coincident, the high speed printing processing is performed using the conserved bit map printing data.
本発明の画像形成装置は、印刷ジョブ情報と、そのジョブの変換されたビットマップ印刷データを保存し、新規の印刷要求のジョブ情報と保存されているジョブ情報のうち印刷後の処理に関する項目を除いた情報を比較し、それらの情報が一致した際には、保存されているビットマップ印刷データを使って高速印刷処理を行う。 - 特許庁 - The CPU 11 determines the reset of the node 10b when a high impedance condition generated in the terminal 12 accompanied by the reset of the node 10b is recognized for 50 ms via the resistance 10f and the bit line 10e, and conducts synchronization processing required for the transmission and reception of parallel data to the node 10b.
ＣＰＵ１１は、ノード１０ｂのリセットに伴いビジー端子１２に生ずるハイインピーダンス状態をプルアップ抵抗１０ｆ及びＨＳビットライン１０ｅを介し５０ｍｓの間認識したときノード１０ｂのリセットと判定し、ノード１０ｂとの間のパラレルデータの送受信に必要な同期化処理を行う。 - 特許庁 - The preprocessing utilizes synchronization of the common system clock, synchronization of channel decoding according to a different channel protocol matching the interfaces of the different types, and synchronization to form a sample word which is stored in an intermediate storage device for supplying the sample word to central arithmetic processing from a PCM bit stream.
このプリプロセスは、共通のシステムクロックに対する同期、異なるタイプのインタフェースに符合する異なるチャネルプロトコルに従うチャネルデコードに対する同期、及び該ＰＣＭビットストリームから、これよりサンプルワードが中央演算処理に供給される中間的な記憶装置に記憶されるサンプルワードを形成するように同期を利用する。 - 特許庁 - The image processing apparatus acquires information for prescribing a part, wherein an object designated by a photographer exists, in an image represented by RAW data with 16-bit gradation and corrects the gradation of a luminance value of the image represented by the RAW data so that the part, wherein the object designated by the photographer exists, has a proper luminance value.
１６ビット階調のＲＡＷデータが示す画像内で、撮影者が指定した被写体がある箇所を特定する情報を取得させ、前記撮影者が指定した被写体がある箇所が適切な輝度値となるように、前記ＲＡＷデータが示す画像の輝度値の階調を補正するようにした。 - 特許庁 - Since a 16-bit code being a basic configuration of a PSC and an SSC generated from a code generating circuit 170 as inverse spread codes has a constant repetitive characteristic in positive bits and negative bits, each of 16-sets of the arithmetic circuits can apply correlation processing to received data respectively deviated by one chip.
コード発生回路１７０が逆拡散コードとして発生するＰＳＣ及びＳＳＣの基本構成である１６ビットコードは、正極性のビットと負極性のビットとの繰り返し特性が一定であるので、１６個の演算回路それぞれにおいて１チップずらした受信データに対して相関処理を行うことができる。 - 特許庁 - The logical format management module 21 refers to a bit map memory 34 corresponding to a disk access request from a host, judges whether or not the entire access area is already formatted, requests disk access to the low-order layer module 22 in the case of judging that it is already formatted, and issues a logical format processing request when it is not formatted yet.
論理フォーマット管理モジュール２１は、ホストからのデイスクアクセス要求に応じて、ビットマップメモリ３４を参照し、当該アクセス領域全てが、フォーマット済かを判定し、フォーマット済と判断した場合に、下位層モジュール２２にデイスクアクセスを要求し、フォーマット済でなければ、論理フォーマット処理要求を発行する。 - 特許庁 - To provide an image coder that can reduce a calculation quantity and processing man-hours of an operator to generate shape information and generate also shape information of a desired image part in the image without limitation of photographing the image, in the case that a coded bit stream is generated from texture information and shape information.
テクスチャ情報と形状情報とから符号化ビットストリームを生成するような場合において、画像撮影時の制約が無く、形状情報を生成するための計算量及びオペレータの処理工数を低減できるようにし、画像中の所望の画像部分についての形状情報をも生成可能とする。 - 特許庁 - The instruction processing device for successively executing the plurality of instructions of different lengths is equipped with: data buses 11-14 to transfer the instruction code of the maximum instruction length to the post stage at once; and a pointer control circuit 8 for adding a value to a pointer in accordance with an instruction length bit 6 added to the instruction code.
複数の異なった長さの命令を順次実行する命令処理装置において、命令長が最大の命令コードを１度に後段に渡せるだけの数のデータバス１１〜１４と、命令コードに付加された命令長ビット６に応じてポインタに値を加算するポインタ制御回路８を備える。 - 特許庁 - The generation of the minute error in the data transmitting and receiving processing routine is determined according to whether the archive bit of a log file is raised or not every prescribed timing (step S410), and when the occurrence of the minute error is determined, and a mail for reporting the occurrent of error is automatically transmitted to a manager through the Internet (step S430).
その一方で、所定のタイミングごとにデータ送受信処理ルーチンに軽微なエラーが発生したか否かをログファイルのアーカイブビットが立っているか否かで判定し（ステップＳ４１０）、軽微なエラーが発生したと判定されたときにはエラー発生を知らせるメールを管理者へインターネットを介して自動送信する（ステップＳ４３０）。 - 特許庁 - This division unit is constructed by cascading the number of arithmetic circuits corresponding to the numbers of bits of a divisor and a dividend while shifting them to the low-order bit side of the dividend as much as prescribed bits at a time, and calculates a quotient and a remainder obtained by sequentially performing processing from the arithmetic circuit on the top stage to divide the dividend by the divisor.
除算器は、除数および被除数のビット数に対応する個数の演算回路を、被除数の下位ビット側に、所定ビットずつずらしながらカスケード接続して構成され、最上段の演算回路から順次処理を行って被除数を除数で割り算した商および余りを算出する。 - 特許庁 - That is, the image data storage section 107 stores a reproduced image at a particular position and the reproduced image is used for decoding the image data as the reference image so that an increase in processing amount and the capacity of the memory for edit and special reproduction can be avoided even in the case of the coded bit streams scarcely including the I pictures.
すなわち、特定の位置の再生画像を画像データ格納部１０７に格納し、この再生画像を参照画像として画像データの復号に用いることによって、Ｉピクチャがほとんど含まれない符号化ビットストリームに対しても、編集や特殊再生の際の処理量やメモリの増加を防ぐことができる。 - 特許庁 - A main CPU calculates a filter coefficient again in accordance with an adjustment value when the degree of sharpness is adjusted, and the main CPU obtains a maximum number of bits from the calculated filter coefficient value and sets the filter coefficient obtained by shifting bits in accordance with a register size (bit width), to a filter coefficient register to perform filtering processing.
メインＣＰＵは、シャープネスの強さが調整された際、調整値に応じてフィルタ係数を計算し直し、さらに、計算されたフィルタ係数値から最大で何ビットかを求め、フィルタ係数のレジスタサイズ（ビット幅）に併せてビットシフトしたものをフィルタ係数レジスタに設定してフィルタリング処理を行う。 - 特許庁 - The character element pieces of bit map font data of an inputted external character are compared with those of existing external characters to mechanically judge the identity of the characters in accordance with a preliminarily given coincidence rate, and processing of conversion into an outline font is performed to register it as a new external character only when it is judged to b identical.
入力された外字文字のビットマップフォントデータの文字素片と、既に存在する外字文字のそれとを比較し、予め与えられた一致率に従って文字の同一性を機械的に判断し、同一と判断された場合にのみアウトラインフォントへ変換する処理を行い、新規の外字文字として登録する。 - 特許庁
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