「bit processor」を含む例文一覧(245)
＜前へ 1 2 3 4 5 次へ＞- SYSTEM, METHOD, AND COMPUTER PROGRAM PRODUCT FOR PERFORMING SCAN OPERATION ON SEQUENCE OF SINGLE-BIT VALUES USING PARALLEL PROCESSOR ARCHITECTURE
並列プロセッサアーキテクチャを使用して単一ビット値のシーケンスに対してスキャン演算を実施するためのシステム、方法及びコンピュータプログラム製品 - 特許庁 - This 8-bit processor is designed step by step as a hierarchical composition of several functional units (ALU, instruction decoder, memory).
この８ビット・プロセッサは, いくつかの機能単位（論理演算装置, 命令デコーダ, メモリ)の階層的な構成体として段階的に設計された. - コンピューター用語辞典 - This invention uses a multiprocessor, bit map development to a page image which does not perform rotation, offset, and scaling is performed by a 1st processor, and the rotation, offset and scaling matched with paper to be used for practical printing from the bit map image is performed by a 2nd processor.
本発明は、マルチプロセッサを使用し、回転、オフセットおよび拡大縮小を行わないページイメージへのビットマップ展開を第一のプロセッサで行い、前記ビットマップイメージから実際に印刷を行う用紙に合わせた回転、オフセットおよび拡大縮小を第二のプロセッサで行うことを特徴とする。 - 特許庁 - To provide an image information processor capable of transforming a gradation part in a bit map image into a vector image having small data volume.
ビットマップ画像の中のグラデーション部分を、データ量の少ないベクトル画像に変換することができる画像情報処理装置を提供する。 - 特許庁 - The post-processor finds a message authenticator τ using the bit string Δ'_j from the first checksum S_1, the intermediate variable v_N and the second checksum S_2.
後処理部は、第１チェックサムＳ_１、中間変数ｖ_Ｎ、第２チェックサムＳ_２から、ビット列Δ’_ｊを用いてメッセージ認証子τを求める。 - 特許庁 - A detection system 60 correlates a bit sequence in a signal from an FFE or DFE processor 12, 14 with a predetermined correlation value sequence.
検出システム６０は、ＦＦＥ又はＤＦＥプロセッサ１２、１４からの信号におけるビット・シーケンスを所定の相関値シーケンスと相関付ける。 - 特許庁 - The IP protocol processor reassembles the IP packets on the basis of a bit table which manages the reception conditions of the fragmented IP packets.
ＩＰプロトコル処理装置がフラグメントされたＩＰパケットの受信状況を管理するビットテーブルに基づいてＩＰパケットのリアセンブルを行う。 - 特許庁 - The processor selects the first packed data if a control bit of the source operand is set to "1", and stores the first packed data in the destination operand.
プロセッサは、ソースオペランドの制御ビットが「１」に設定される場合に第１のパックドデータを選択し、そのデータをデスティネーションオペランド内に格納する。 - 特許庁 - The image processor includes a means of reading an original document to generate the original document image data, and a means of inputting bit-map transfer size information.
画像処理装置は、原稿を読み込み、原稿画像データを生成する手段と、ビットマップの転送サイズ情報を入力する手段を備える。 - 特許庁 - This information processor (PC)2 divides contents into a plurality of divisions at quality changing points (#A, B) and defines the bit rate of the predetermined division as a normal bit rate (128kbps), and gradually decreases the bit rates of the other visions in order to prepare and transmit common data to an information synchronizing device 1.
情報処理装置（ＰＣ）２は、コンテンツを品質変化点（＃Ａ、Ｂ）で複数の区分に分割し、所定区分のビットレートを通常ビットレート（１２８ｋｂｐｓ）とし、それ以外の区分は徐々にビットレートを低くした共通化データを作成して情報同期装置１に送信する。 - 特許庁 - To provide an information processor for suppressing a bit error in an address caused by the delay of address data, and for preventing the damage of data due to a data write error even when the bit error occurs in an address.
アドレスデータの遅延等に起因して生じるアドレスのビット化け箇所を抑制するとともに、仮にアドレスのビット化け生じてもデータの書き込みミスによるデータの破損を防止できる情報処理装置を提供する。 - 特許庁 - Through the configuration above, conventional shit processing, variable length bit stream extract processing and variable length bit stream insertion processing can be executed by having only to switch the multiplexer 103 on the basis of the processing contents of the processor.
このような構成により、プロセッサの処理内容に基づいてマルチプレクサ１０３を切り替えるだけで、通常のシフト処理、可変長ビット列抽出処理及び可変長ビット列挿入処理を実行することができる。 - 特許庁 - A decoder 1 has ND decoders DC0 to DC15, a first processor which decodes a NORMAL DATA group PND, a second processor which decodes a FLEX BIT group PFB, and a selector 4.
復号部１は、ＮＤ復号部ＤＣ０〜ＤＣ１５を有し、ＮＯＲＭＡＬ ＤＡＴＡ群ＰＮＤを復号する第１の処理部と、ＦＬＥＸ ＢＩＴ群ＰＦＢを復号する第２の処理部と、セレクタ４とを備える。 - 特許庁 - A processor array 1 and a buffer 4 are added to the parallel computers, the data is transferred from the memory 3 to the buffer 4 with the M bit width and at a stage that N bits are arranged in the buffer 4, the data is transferred to the processor array 1 with the number of steps of N/M.
プロセッサアレイ１と、バッファ４とが付加され、メモリ３からバッファ４にデータがＭビット幅で転送され、バッファ４でＮビットが揃った段階で、Ｎ／Ｍのステップ数でプロセッサアレイ１に転送される。 - 特許庁 - To provide a picture processor capable of improving picture quality by correcting the jaggy contour line with respect to picture data developed in the state of a bit map.
ビットマップ状に展開された画像データに対して、輪郭線のジャギーを補正して画質の向上を図ることができる画像データ処理装置を提供する。 - 特許庁 - The processor 8 accesses the memories #1-#8 altogether at a high speed by a 64-bit bus, reads the data for the continuous eight pixels and executes a high-speed image processing.
プロセッサ８は、６４ビットバスによりメモリ＃１〜＃８を高速で一括アクセスして連続した８画素分のデータを読み出し、高速画像処理を実行する。 - 特許庁 - To provide an image processor capable of increasing a bit-modeling processing speed, in encoding or decoding image data, and to provide its method.
画像データの符号化あるいは復号化におけるビットモデリング処理速度を向上させることができる画像処理装置およびその方法を提供する。 - 特許庁 - To provide an image data processor that corrects jaggy of a contour line in image data deployed in a bit map shape for enhancing image quality.
ビットマップ状に展開された画像データに対して輪郭線のジャギーを補正して画質を向上させることができる画像データ処理装置を提供すること。 - 特許庁 - The processor 13 reads out a program corresponding to the standard of the bit stream BS from the external memory 17 and sets it to the incorporated memory 15 and uses this program to perform decoding.
プロセッサ１３はＢＳの規格に対応するプログラムを外部メモリ１７から読み出し、内蔵メモリ１５にセットし、そのプログラムを使用してデコードを行う。 - 特許庁 - The corrected bit split sequence is stored in a 2-port random access memory 802 and then accessed thereafter by a processor 806 and a sequencer 304.
修正されたビット・スプリット・シーケンスは、２ポート・ランダム・アクセス・メモリ８０２に蓄積され、その後そこでプロセッサ８０６及びシーケンサ３０４によってアクセスされる。 - 特許庁 - A raster image processor 420 acquires object data outputted from a host computer 400, and develops the acquired object data to a multi-value bit map image.
ラスタイメージプロセッサ４２０は、ホストコンピュータ４００から出力されたオブジェクトデータを取得し、取得したオブジェクトデータを多値のビットマップイメージに展開する。 - 特許庁 - To improve the performance of an N-bit data passage while raising the code density for an application in a data processor using many pairs of instruction sets.
多数組の命令セットを使用するデータ処理装置において、アプリケーションに対するコード密度を増加させながら、Nビット・データ通路のパフォーマンスを高める。 - 特許庁 - To improve the performance of an N-bit data path while increasing the code density for an application in a data processor using multiple instruction sets.
多数組の命令セットを使用するデータ処理装置において、アプリケーションに対するコード密度を増加させながら、Nビット・データ通路のパフォーマンスを高める。 - 特許庁 - A processor core 4 is provided with an interruption controller 22 which serves to set an interruption mask bit F and hardware control when interruption fiq occurs.
処理コア４は割込み制御装置２２を備え、これは割込みｆｉｑが発生する時、割込みマスクビットＦ及びハードウエア制御をセットする役目をする。 - 特許庁 - To provide an information processor which performs 4-byte base processing for a 32-bit microcomputer, a computer program product, an authentication code generating method, and an IC card.
３２ビットマイクロコンピュータ向けの４バイト基調の処理を行う情報処理装置、コンピュータ・プログラム・プロダクト、認証コード生成方法及びＩＣカードを提供する。 - 特許庁 - In an image processor for realizing printing in toner saving mode, a printer language analyzing section 204 generates bit map data 208 and identification information 209 indicative of the position of an object of specified attribute in a bit map image.
省トナーモードによる印刷を実現するための画像処理装置において、プリンタ言語解析部２０４は、ビットマップイデータ２０８と、該ビットマップイメージ中の所定の属性のオブジェクトの位置を表す識別情報２０９を生成する。 - 特許庁 - This data processor has a command control part including an n-bit command and a 2n-bit command in a command set and determining the conflict between the commands for a register designated by the register designation fields (REG1 and REG2) of the commands.
データ処理装置は、命令セットにｎビットの命令と２ｎビットの命令を含み、命令のレジスタ指定フィールド（ＲＥＧ１，ＲＥＧ２）で指定されるレジスタについての命令間での競合を判定可能な命令制御部を有する。 - 特許庁 - To provide an image processor for controlling the characteristic of filter processing to be applied to a video signal in accordance with a calculated average bit rate by calculating an average bit rate of the video signal with high accuracy in accordance with attributes of the video signal.
映像信号の属性に応じて精度良く映像信号の平均ビットレートを算出して、算出した平均ビットレートに応じて映像信号に施すフィルタ処理の特性を制御する画像処理装置を提供する。 - 特許庁 - When an arbitrary vector font is converted into an arbitrary bit map font by arbitrary conversion algorithm, a character font processor 1 can quantitatively decide how easy to read characters of the bit map font as its conversion result are (quality of the character font).
文字フォント処理装置１は、任意のベクトルフォントが任意の変換アルゴリズムに基づいてビットマップフォントに変換された場合に、その変換結果であるビットマップフォントの文字の読みやすさ（文字フォントの質）を定量的に判定可能である。 - 特許庁 - The data recorded in the card information part is read out by the external processor as the information of the connected card, when the setting of the register bit indicating the event that the 16-bit PC card is connected, is detected, when the external processor inputs and outputs the data with the connected card.
上記外部のプロセッサが、接続されたカードとデータの入出力を行なう際に、１６ビットＰＣカードが接続されたという事象を示すレジスタ・ビットがセットされたことを検知したならば、接続されたカードの情報として、上記のカード情報部に記録されるデータを、上記の外部のプロセッサに読み出させる。 - 特許庁 - An error correction unit 47 acquires the ECC bit of the read object data from the check bit array 46 during the pipeline stall, corrects the error of the read object data using the ECC bit and outputs the read object data after the error correction and a stall cancel signal to command the cancel of the pipeline stall to the processor 1.
誤り訂正部４７は、パイプラインストール中に、リード対象データのＥＣＣビットをチェックビットアレイ４６から取得し、ＥＣＣビットを用いてリード対象データの誤り訂正を行い、誤り訂正後のリード対象データと、パイプラインストールの解除を指示するストール解除信号とをプロセッサ１に出力する。 - 特許庁 - To provide a processor having simple constitution eliminating the necessity of previously executing the shift operation of a register storing information bit strings even when a carry flag and the position of a bit for executing bit operation instruction and to provide also a cyclic encoding processing method capable of reducing processing quantity and sharply reducing a program size.
キャリフラグとビット演算命令を行うビットの位置を固定としても、情報ビット列を格納するレジスタを事前にシフト演算をする必要がない簡単な構成のプロセッサ、および、処理量を削減しプログラムサイズを大幅に縮小することが可能な巡回符号化処理方法を提供すること。 - 特許庁 - A data processing apparatus for securely performing write and read of data between a processor and a nonvolatile memory includes a bus conversion means for converting or decoding the bit array of the respective bid data of data or an address designation signal input via a bus configured of a plurality of signal lines from the processor or the nonvolatile memory, and for outputting the bit data to the nonvolatile memory or the processor.
プロセッサと不揮発性メモリ間でデータの書き込みと読み出しをセキュアに行なうデータ処理装置において、前記プロセッサまたは前記不揮発性メモリから複数の信号線から成るバスを介して入力されたデータまたはアドレス指定信号の各ビットデータのビット配列を変換また復元し、前記不揮発性メモリまたは前記プロセッサに出力するバス変換手段を備えることを特徴とする。 - 特許庁 - To provide a character and graphic processor which reproduces satisfactory characters and graphics by correcting bird's foot-like recess caused at the time of bit map expansion from information of an outline.
輪郭線の情報からビットマップ展開する際に発生していた凹形状の「鳥足」を補正し、良好な文字・図形を再現可能な文字・図形処理装置を提供する。 - 特許庁 - The address conversion part 250 converts the address by replacing a low-order bit part of a length corresponding to the burst size in the start address from the processor with a zero value.
アドレス変換部２５０はプロセッサからの開始アドレスのうちそのバーストサイズに応じた長さの下位ビット部分をゼロ値に置換することによりアドレス変換を行う。 - 特許庁 - In this case, a CC phase search processing 110 working on a processor 115 adjusts a phase delay of the sampling clock and detects a start bit of the CC signal.
このとき、プロセッサ１１５上で動作するＣＣ位相サーチ処理１１０により、サンプリングクロックの位相遅延量を調整し、ＣＣ信号のスタートビットの検出を行う。 - 特許庁 - A precision control logical operation unit (IALU) included in a processor generates a sub-precision result, i.e. a result with bit precision lower than the maximum precision.
プロセッサに含まれる精度制御反復算術論理演算ユニット（ＩＡＬＵ）は、副精度結果、すなわち、最大精度よりも低いビット精度を有する結果を生成する。 - 特許庁 - An image processor divides bit map data into a plurality of blocks (S1104) and decides whether each block is ON or OFF on the basis of whether a pixel included in the block is ON or OFF (S1105).
画像処理装置は、ビットマップデータを複数のブロックに分割し（Ｓ１１０４）、それぞれのブロックに含まれる画素のオン・オフに応じてブロックのオン・オフを判定する（Ｓ１１０５）。 - 特許庁 - APPARATUS AND METHOD FOR USING COMPLETELY CONFIGURABLE MEMORY MULTI-STAGE PIPELINE LOGIC AND EMBEDDED TYPE PROCESSOR TO REALIZE MULTI-BIT TRIE ALGORITHM NETWORK SEARCH ENGINE
マルチビットトライアルゴリズムネットワーク検索エンジンを実現するために完全に形態特定可能なメモリ多段パイプライン論理及び埋込型プロセッサを使用する装置及び方法 - 特許庁 - Additionally, in response to the scan operation instruction, a scan operation is performed on a sequence of single-bit values using a parallel processor architecture with a plurality of processing elements.
さらに、スキャン演算命令に応答して、スキャン演算が、複数の処理要素を備えた並列プロセッサアーキテクチャを使用して、単一ビット値のシーケンスに対して実施される。 - 特許庁 - The time series data stored in the capture memory is converted to a bit map form by a waveform processor to create image data and store a plurality of data in each segment of an image memory 4.
捕獲メモリに記憶された時系列データを、波形プロセッサによりビットマップ形式に変換して画像データを作成し、画像メモリ４の各セグメントに複数記憶する。 - 特許庁 - The gumma correction section 13 is provided for performing gumma correction only in a video processor 12, and a 10-bit data signal on which gumma correction is performed is input to a timing controller 14.
ビデオプロセッサ１２にのみガンマ補正を行うためのガンマ補正部１３を設け、ガンマ補正された１０ビットのデータ信号をタイミングコントローラ１４に入力する。 - 特許庁 - To provide a communication carrier processor sub system(CPS) that receives cells 1, 2 such as ATM cells to extract a smaller set consisting of R bits from an H-bit header field.
ＡＴＭセルなど、セル１、２を受信し、ＨビットのヘッダフィールドからＲビットのより小さいセットを引き出す通信搬送波プロセッササブシステムＣＰＳを提供すること。 - 特許庁 - To accelerate dynamic programming (DP) alignment processing by parallelization with one processor, utilizing bit parallelism of word operations in a computer, without imposing restrictions on the lead length.
リード長に制限を設けずに、計算機のワード演算のビット並列性を利用して、動的計画法（DP法）によるアラインメント処理を１プロセッサで並列化し高速化する。 - 特許庁 - A transmission circuit 11 converts the transmission data generated by the data processor circuit 10 into transmission signals of impulsive voltages, corresponding to bit series in the transmission circuit 11.
データ処理回路１０で生成された送信データは、送信回路１１においてビット列に対応したインパルス状の電圧である送信信号に変換される。 - 特許庁 - The information processor has an analysis section 5 that stores an intermediate code to identify at least a bit length of a processing object and a processing procedure into an intermediate code program 2, sequentially carries out the processing procedure stored in the intermediate code program 2 and analyzes the bit stream.
少なくとも処理対象のビット長、処理手続きを特定する中間コードを中間コードプログラム２に記憶しておき、その中間コードプログラム２に記憶されている処理手続きを順次実行して、ビットストリームを解析する解析部５を有する。 - 特許庁 - To generate a program to perform register allocation to instruction word strings arranged by instruction scheduling, so that bit transition of bit expression of register specification is reduced, and to especially reduce power consumption in the case of erroneous caching, etc., in a cluster configuration VLIW(very long instruction word) processor.
命令スケジューリングが配置した命令語列に対し、レジスタ指定のビット表現のビット遷移を少なくするようレジスタ割当を行い、特に、クラスタ構成ＶＬＩＷプロセッサにおけるキャッシュミス時等における消費電力を低減させるプログラムを生成する。 - 特許庁 - The image processor comprises a plurality of hard renderers 341, 351, 361, 371 for developing the write data of each color composed of a plurality of colors into a bit map data, and a plurality band memories 342, 352, 362, 372 for storing the developed bit map data of each color.
複数色から構成される描画データの各色毎の描画データをビットマップデータに展開する複数のハードレンダラ３４１、３５１、３６１、３７１と、展開されたビットマップデータを各色毎に記憶する複数のバンドメモリ３４２、３５２、３６２、３７２とを備える。 - 特許庁 - A semaphore register 1 has plural semaphore bits and a processor part 21 reads the plural semaphore bits from the semaphore register 1, transits an open semaphore bit, which corresponds to a shared device not to be accessed, among semaphore bits transited to occupancy into non-occupancy, accesses the shared device corresponding to the occupied acquired semaphore bit and transits that acquired semaphore bit into non-occupancy later.
セマフォレジスタ１は、セマフォビットを複数有し、プロセッサ部２１は、セマフォレジスタ１からセマフォビットを複数リードし、占有に移行したセマフォビットのうち、アクセスしない共有装置に対応する開放セマフォビットを非占有に移行させ、占有している獲得セマフォビットに対応する共有装置にアクセスし、その後に、その獲得セマフォビットを非占有に移行させる。 - 特許庁 - When the power supply of the processor device 12 is turned on, the number-of-pixel data 55 are read from the ROM 38 and the number-of-pixel data 55 are converted into bit map data 54 of the mask image 46.
プロセッサ装置１２の電源がＯＮされた時に、ＲＯＭ３８から画素数データ５５を読み出し、この画素数データ５５をマスク画像４６のビットマップデータ５４に変換する。 - 特許庁
- 特許庁
- Copyright © Japan Patent office. All Rights Reserved.
- Copyright (C) 1994- Nichigai Associates, Inc., All rights reserved.
