「bit processor」を含む例文一覧(245)
＜前へ 1 2 3 4 5 次へ＞- This VLIW processor is provided with a compact external instruction set and combines the instruction level parallelism of a VLIW architecture with the 'footprint' of an encoded code of a densified 16-bit instruction set.
コンパクトな外部命令セットを備えて、ＶＬＩＷアーキテクチャの命令レベルパラレリズムを、高密度化１６ビット命令セットの符号化したコードの「フットプリント」と組み合わせたＶＬＩＷプロセッサ。 - 特許庁 - A fixed length code and a variable length code are parsed from a bit-wise stream of multimedia data by maintaining and reading the multimedia data in a processor-aligned way.
マルチメディアデータをプロセッサアライメントされた方法で維持及び読み取ることによってマルチメディアデータのビット単位のストリームからの固定長符号及び可変長符号を構文解析する。 - 特許庁 - This data processor outputs remainder increase and decrease notification signals, that indicate the increase and decrease of remainder and consist of 1 bit from FIFO circuits 3441 and 3443 to an internal bus control circuit 32.
ＦＩＦＯ回路３４４_1 ，３４４_3 から内部バス制御回路３４２に、残量の増減を示す各々１ビットの残量増加通知信号および残量減少通知信号を出力する。 - 特許庁 - To reduce the number of times nonvolatile memory is rewritten in a processor system where part of either main memory or cache memory includes nonvolatile memory such as PCM having a bit variable function.
メインメモリまたはキャッシュメモリのどちらかの一部が、ビット可変機能を持つＰＣＭ等の不揮発性メモリから構成されるプロセッサシステムにおける不揮発性メモリの書き換え回数を削減する。 - 特許庁 - To provide a digital signal processor for making a variable length instruction with arbitrary bit length including only necessary control information processable, and for reducing the capacity of a program memory.
必要な制御情報のみを含んだ任意のビット長の可変長命令を処理可能であり、プログラムメモリを小容量化することが可能なデジタル信号処理装置を提供する。 - 特許庁 - An edge determining part 11 determines 10-bit image data inputted to this image processor 10, and an image dividing part 12 divides the image data into higher-order 8 bits and lower-order 2 bits.
画像処理装置１０に入力される１０ビットの画像データをエッジ判定部１１で判定すると共に、画像分割部１２で上位８ビットと下位２ビットに分割される。 - 特許庁 - To provide an SIMD(Single Instruction Multiple Data) type image processor that realizes an arithmetic processing by an X-branch tree for a bit plane consisting of some bits in a plurality of data according to one instruction.
１つの命令で、複数のデータ中の或るビットで構成されるビットプレーンに対するＸ分木による演算処理を実現するＳＩＭＤ型情報処理装置を提供する。 - 特許庁 - To provide an image processor etc., capable of improving recognition precision of a specific pattern by excluding characters from objects to be recognized without adding one-bit information indicating a character.
文字であることを示す１ビットの情報を付加しなくても、文字を認識対象から除外して特定パターンの認識精度の向上を図りうる画像処理装置等を提供する。 - 特許庁 - In a color image processor 14, 8 bit color image data converted at an A/D converting section 21 is subjected to multilevel dithering and error diffusion at a halftoning section 28.
カラー画像処理装置１４では、Ａ／Ｄ変換部２１で変換される８ビットのカラー画像データを、中間調出力階調処理部２８では、多値ディザ処理と誤差拡散処理とを行う。 - 特許庁 - To provide an image processor which converts output image information into bit map data and enables an image of high quality to be output while keeping a memory capacity small.
出力画像情報をビットマップデータに変換する装置であって、メモリ容量を少なく抑えつつ高品質の画像出力を可能とする画像処理装置等を提供する。 - 特許庁 - A deletion processor 55 compares the capacity of a GOP in moving picture data coded in an MPEG2 coding system at a variable length bit rate with a predetermined GOP parameter.
削除処理部５５は、可変長ビットレートのＭＰＥＧ２符号化方式で符号化されている動画像データにおけるＧＯＰの容量と、予め定めるＧＯＰパラメータとを比較する。 - 特許庁 - A raster image processor (205) includes a processor (201) to parse a printable file, a rasterizer (225) to convert the parsed printable file to an intermediate file, and a compressor (235) to convert the intermediate file to an embedded bit-stream.
本発明にかかるラスタイメージプロセッサ（２０５）は、プリント可能ファイルを構文解析するプロセッサ（２１０）と、該構文解析されたプリント可能ファイルを中間ファイルに変換するラスタライザ（２２５）と、該中間ファイルを埋め込みビットストリームに変換する圧縮器（２３５）とを具備する。 - 特許庁 - To provide a routing engine apparatus which is provided for a router apparatus based on the IPv6 protocol and capable of relieving the processing load on a processor wherein one CAM search system uses a search key having a bit width larger than a processable bit width so as to increase the number of search times and speed.
ＩＰｖ６プロトコルに基づくルータ装置に設けられ、１個のＣＡＭ検索システムが、処理可能なビット幅よりも長いビット幅を有する検索キーを用いて、検索回数と検索速度とを高速化でき、かつプロセッサの処理負荷を軽減可能なルーティングエンジン装置を提供する。 - 特許庁 - The image processor is equipped with: a TS separation part 103 for separating video streams from inputted transport streams; a bit rate measuring part 104 for measuring the bit rate of the separated video streams; a frame sampling control part 105 for controlling the frame sampling of the separated video streams on the basis of the bit rate; and a video decoding part 107 for decoding the video streams for which the frame sampling is controlled.
入力したトランスポートストリームからビデオストリームを分離するＴＳ分離部１０３と、分離されたビデオストリームのビットレートを計測するビットレート計測部１０４と、ビットレートに基づき、分離されたビデオストリームのフレーム抜き取りを制御するフレーム抜き取り制御部１０５と、フレーム抜き取り制御されたビデオストリームを復号するビデオ復号部１０７と、を備える画像処理装置。 - 特許庁 - This dynamic reconfiguration device has: a processer element having a bit slice structure to set wiring connection in a configuration circuit by bit, and reconfiguring the processor processing a signal with the designated arbitrary bit width; an external bus connecting input/output signals between the processer elements outside the processer element; and a crossbar switch dynamically changing connection between an intersection of the external bus and an input/output signal line of the processer element.
構成回路をビット単位で配線接続を設定できるビットスライス構造を有し、指定された任意のビット幅で信号処理するプロセッサを再構成するプロセッサエレメントと、プロセッサエレメントの外部でプロセッサエレメント間の入出力信号を接続する外部バスと、プロセッサエレメントの入出力信号線と外部バスの交差点の接続を動的に変更するクロスバースイッチとを備えた。 - 特許庁 - To obtain a variable-length encoded data processor which is capable of more efficiently processing coupling of divided output data in connection positions in a prescribed unit processing time than the conventional processor when dividing variable-length encoded data by a prescribed bit length for every prescribed unit processing to obtain divided output data.
所定の単位処理毎に可変長符号化データを所定ビット長に分割して分割出力データを得る際、上記所定の単位処理間における連接箇所の分割出力データの結合を従来より効率的に処理可能な可変長符号化データ処理装置を得る。 - 特許庁 - To solve problems that processing loads of a general purpose processor increase and time management in real time for moving image reproduction cannot be performed in the case of reproducing high bit rate moving image data of high image quality in a moving image reproducing system in which demultiplex processing and time management processing are performed in the general purpose processor.
汎用プロセッサで多重分離処理と時間管理処理を行なっている動画像再生システムにおいて、高画質な高ビットレート動画データの再生を行なった場合、汎用プロセッサの処理負荷が増え動画像再生のためのりアルタイムな時間管理ができない。 - 特許庁 - In the integrated-memory graphics display device in which the CPU 10 and the graphics processor 20 access a common graphics memory 40, the graphics processor 20 is provided with a bit that designates the cache system of the CPU 10 and the time of one maximum-display access is varied according to the designation.
ＣＰＵ１０とグラフィックスプロセッサ２０が共通のグラフィックスメモリ４０をアクセスするメモリ統合型のグラフィックス表示装置において、グラフィックスプロセッサ２０に、ＣＰＵ１０のキャッシュ方式を指定するビットを設け、この指定に応じて１回の最大表示アクセスの時間を変更する。 - 特許庁 - An information processor 103 determines a communication network to be used for communication with a wireless AV station 101 and automatically controls the transmission rate (bit rate) of data to be transmitted from the wireless AV station 101 to the information processor 103, in accordance with the determined communication network.
情報処理装置１０３は、ワイヤレスＡＶステーション１０１との通信に使用すべき通信ネットワークを決定し、その決定した通信ネットワークに応じて、ワイヤレスＡＶステーション１０１から情報処理装置１０３に送信されるべきデータの伝送レート（ビットレート）を自動的に制御する。 - 特許庁 - To provide a method for operating a digital image stored as a bit stream which is variable length-encoded with reduced memory and processor resources by specifying and decoding only an image area having meaning on an image operation process.
JPEG形式のような可変長符号化されたビットストリームとして記憶されたデジタル・イメージを、メモリおよびプロセッサ資源の要件を減少させる形態で、操作する方法および装置を提供する。 - 特許庁 - To provide a residual arithmetic processor capable of processing residual arithmetic of a data which exceeds bit length which can be processed by a residual processing unit, by using the residual arithmetic unit based on Montgomery multiplication.
モンゴメリ乗算に基づく剰余演算器を用い、剰余演算器が処理可能なビット長を超えるデータの剰余演算を処理することができる剰余演算処理装置を提供する。 - 特許庁 - When a communication part of an image forming apparatus receives the image data from the image processor, the control part makes the image data bit-mapped, and controls an image forming part so as to form an image on recording paper.
画像形成装置の通信部が情報処理装置から上記画像データを受信すると、制御部は、その画像データをビットマップ化し、画像形成部を制御して画像を記録用紙に形成させる。 - 特許庁 - To execute kinds of processing through the use of a function converting data sent from an information processing terminal to bit map picture data in a data processor which can be connected with the information processing terminal.
情報処理端末と接続可能なデータ処理装置において、情報処理端末から送られてくるデータをビットマップ画像データに変換する機能を用いて種々の処理を行わせる。 - 特許庁 - According to information in MPEG4 bit streams from other attendants, a model processor 116 animates the stored avatars so that the avatars simulate the movement of corresponding attendants of the video conferencing.
一対のカメラ26、28を使用して、ボディ・マーカー70、72とライト56〜64が取り付けられたヘッドホン30を着用したユーザーの画像データを処理して、ユーザーの動きと注視している表示画像中の点とを決定する。 - 特許庁 - Further, the image processor calculates a feature quantity of the bit map data on the basis of the decision result (S1106) and generates a watermark pattern (feature quantity pattern) on the basis of the feature quantity (S1107).
そして画像処理装置は、この判定結果に基づいてビットマップデータの特徴量を算出し（Ｓ１１０６）、この特徴量に基づいて透かしパターン（特徴量パターン）を生成する（Ｓ１１０７）。 - 特許庁 - When the registers are continuously restored from the stack, the memory control device forcibly clears a dirty bit on a hit cache entry simultaneously with the reading of data from the cache memory by the processor core.
又メモリ制御装置はスタックからの連続的なレジスタ復帰時に、プロセッサコアがキャッシュメモリからデータを読出すと同時に、ヒットしたキャッシュエントリ上のダーティビットを強制的にクリアすることを実現する。 - 特許庁 - To provide a data processor capable of generating a serial signal of a bit rate required in an optical interface in the case of generating the serial signal on the basis of a plurality of input signals.
複数の入力信号を基にシリアル信号を生成する場合に、光インタフェースに要求されるビットレートのシリアル信号を生成することを可能とするデータ処理装置を提供できる。 - 特許庁 - This image processor has an information fetching part 31 for fetching image information having an n-bit (m≥n) dynamic range from image information having an m-bit dynamic range on the basis of a prescribed condition, and an image processing part 32 for performing image processing of the image information fetched by the fetching part 31.
ｍビットのダイナミックレンジを持つ画像情報から所定の条件に基づいてｎビット（ｍ≧ｎ）のダイナミックレンジを持つ画像情報を取出す情報取出し部３１と、該情報取出し部３１によって取り出された画像情報に対して画像処理を行う画像処理部３２と、を有することを特徴とする。 - 特許庁 - Based on the decode processing result for the FLEX BIT group PFB0 by the second processor, the selector 4 selects one of the ND decoders DC for which a position continuous to the end position of the FLEX BIT group PFB0 is set as a starting position of decode processing out of the ND decoders DC0 to DC15.
セレクタ４は、第２の処理部によるＦＬＥＸ ＢＩＴ群ＰＦＢ０に関する復号処理の結果に基づいて、ＮＤ復号部ＤＣ０〜ＤＣ１５のうち、ＦＬＥＸ ＢＩＴ群ＰＦＢ０の終端位置に連続する位置が復号処理の開始位置に設定されている一つのＮＤ復号部ＤＣを選択する。 - 特許庁 - The data processor comprises a semiconductor storage device equipped with a precharge period detection circuit which detects a potential of a bit line at the end of a precharge to the bit line and discriminates whether or not the precharge period is in the prescribed period by whether the potential of the bit line has reached the prescribed potential, and a control circuit to reset the CPU operation when the precharge period is out of the prescribed period.
ビット線に対するプリチャージ終了時に前記ビット線の電位を検出し、該ビット線の電位が所定の電位に到達しているか否かでプリチャージの期間が所定の期間内であるか否かを判別するプリチャージ期間検出回路を備えた半導体記憶装置と、プリチャージの期間が所定の期間外である場合にＣＰＵの動作をリセットさせる制御回路とを有する構成とする。 - 特許庁 - To provide a random number generation device of simple configuration capable of generating random numbers with reduced deviation in bit values or periodicity, a method and a program for the same, and a cipher processor equipped with the random number generation device.
簡易な構成でありながら、ビット値の偏りや周期性の少ない乱数を生成することができる乱数生成装置とその方法、プログラム、そのような乱数生成装置を備えた暗号処理装置を提供する。 - 特許庁 - In the reproducer having the DSP(digital signal processor) part 1100A formed on the same semiconductor chip, a decoder thread 1110A generates PCM(pulse code modulation) data for every one block by decoding the bit stream to be inputted from the outside.
同一半導体チップ上に形成されたＤＳＰ部１１００Ａを有する再生装置において、デコーダスレッド１１１０Ａは外部より入力されるビットストリームを復号して、１ブロック毎にＰＣＭデータを生成する。 - 特許庁 - At least one digital delay device column outputs a plurality of unit bits, by sequentially delaying an input bit corresponding to the digital input signal, and pre-processor sums an output of the at least one digital delay device column.
少なくとも一つのデジタル遅延素子列がデジタル入力信号に該当する入力ビットを順に遅延して複数の単位ビットを出力し、前置プロセッサがデジタル遅延素子列の出力を加算する。 - 特許庁 - To provide an equalizing processor corresponding to a multi-level modulation which decreases throughout of equalizing processing while improving a bit error rate characteristic and to provide a received signal processing system, a receiver and an equalizing processing method corresponding to the multi-level modulation.
ビット誤り率特性を向上しつつ、等化処理の処理量を減少する多値変調対応等化処理装置、受信信号処理システム、受信機及び多値変調対応等化処理方法を提供する。 - 特許庁 - Bit map data prepared in a character font memory 14 are temporarily replaced by vector data in a font processor (a CPU11) and a smoothing is conducted on the vector data so that a smooth font is reproduced even though an expanding rate is made larger.
文字フォントメモリ１４に用意されたビットマップデータを、フォント加工装置（ＣＰＵ１１）で一旦ベクトルデータに置き換え、ベクトルデータ上での平滑化により、拡大率が大きくなっても滑らかなフォントを再現する。 - 特許庁 - The raster image processor 13 interprets received commands, develops a bit map image of a part indicated by the commands to an image memory 15, and also stores attribute information on the part into an attribute map memory 16.
ラスターイメージプロセッサ１３では、受信したコマンドを解釈し、コマンドで示される部品のビットマップイメージを画像メモリ１５に展開すると共に、その部品に対する属性情報を属性マップメモリ１６に格納する。 - 特許庁 - A synchronizing/data selector 18 of this picture processor decodes bit stream data from an FEC decoder 16 to separatee a video stream, a voice stream, a data/text stream, decoding and displaying timing control stream and a clock reference signal.
同期／データ選択器１８は、ＦＥＣデコーダ１６からのビットストリームデータを復号して、ビデオストリーム、音声ストリーム、データ／テキストストリーム、復号及び表示タイミング制御ストリーム並びにクロックリファレンス信号を分離する。 - 特許庁 - An optical signal processor for optically processing a digitally amplitude modulated optical signal input to determine the presence or absence of a predetermined digital bit pattern within the optical signal is provided.
本発明によれば、デジタル振幅変調光信号入力を光学的に処理し、光信号中に所定のデジタルビットパターンが存在しているかいないかを判定するための光信号プロセッサが提供される。 - 特許庁 - A data processor performs encoding using a matrix where constituting bit values of a PN series generated by a first PN series generating means 102 are arranged according to addresses based upon a PN series generated by a second PN series generating means 103.
第１ＰＮ系列生成手段が生成したＰＮ系列の構成ビット値を、第２ＰＮ系列生成手段の生成したＰＮ系列に基づくアドレスに従って配置したマトリクスによるエンコードを実行する。 - 特許庁 - This processor is provided with a circuit 13 which refers to decoded results or issued results when a write operation is performed to a register 11 including a bit showing the current mode and outputs a purge signal at the time when it is a mode switching signal.
現在のモードを示すビットを含むレジスタ１１にライト動作したとき、デコードした結果又はイシューした結果を参照し、モード切り替え信号であったときに、パージ信号を出力する回路１３を設ける。 - 特許庁 - In this data processor, memory cells from and to which bit data having (a) bits are read and written are selected in a cell selecting circuit according to address data, but, a number of pieces changeover circuit changes over and sets the number of pieces of memory cells according to a selection signal.
ａビットのビットデータがデータ読書されるメモリセルがアドレスデータに対応してセル選択回路で選択されるが、この選択されるメモリセルの個数を個数切換回路がセレクト信号に対応して切換設定する。 - 特許庁 - By this reason, the NAND flash memory 108 and the processor 110 are configured to avoid that the ECC (bit error) error of maximum n bits detectable by devices and generated during data read.
これにより、ＮＡＮＤ型フラッシュメモリ１０８およびプロセッサ１１０は、データ読み出しの際に生じるデバイスが検出可能である最大ｎビットのＥＣＣ（ビット化けエラー）エラーを回避するように構成されている。 - 特許庁 - To provide a functional unit capable of comparing the size of absolute value for values including a negative value whose absolute value is the maximum in a range expressible with a complement of 2 with prescribed bit width, and a computing method, and a processor.
所定のビット幅の２の補数で表現可能な範囲にて絶対値が最大となる負の値を含む値について、絶対値の大小比較が可能な演算器および演算方法およびプロセッサを提供する。 - 特許庁 - To provide an image processor capable of reducing image quality deterioration by performing bit allocation corresponding to human recognition extent to image deterioration and performing proper rate control in the case of encoding an image.
画像を符号化する場合に、画像の劣化に対する人間の認知度合いに応じたビット割り当てを行い、適切なレート制御を行うことにより、画質劣化を軽減可能な画像処理装置を提供する。 - 特許庁 - The processor 22 receives the interruption request from the processor 21, and reads the value of the OR register 32, and moves the task 52-1 from a waiting state to an executable state, and AND writes a value 0 x f f f f f f f e in an OR register 32, and clears a bit 0, and restores to processing before the interruption.
プロセッサ２２はプロセッサ２１からの割り込み要求を受け、ＯＲレジスタ３２の値を読み出し、該当するタスク５２−１を待ち状態から実行可能状態に遷移させ、ＯＲレジスタ３２に値０ｘｆｆｆｆｆｆｆｅをＡＮＤ書き込みし、ビット０をクリアし、割り込み前の処理に復帰する。 - 特許庁 - In this image processor provided with an image rotation processor for editing a printed image from print data received from a host device and rotating the printed image, a difference between the unrotated printed image and the rotated printed image is judged in a bit unit from the unrotated printed image.
本発明は、上位装置より受信する印刷データから印刷画像に編集し、印刷画像を回転処理する画像回転処理装置を備えた画像処理装置において、回転処理前の印刷画像から回転処理前と回転処理後の印刷画像の差違をビット単位で判断することを特徴とする。 - 特許庁 - The method further comprises a step for parsing the block of compressed media data into data sections, a step for inserting one more data section into the first data slot not yet used if the bit length of each data section is not longer than the slot bit length (600), and a step for transferring the data frames in series through the isochronous signal interface connected with the isochronous signal processor.
更にこの方法は、圧縮メディア・データのブロックをデータ区分に構文解析することを含み、各々のデータ区分の区分ビット長はスロット・ビット長以下であり、更に１つのデータ区分を第１の未使用データ・スロットに挿入し（６００）、等時性信号プロセッサに接続された等時性信号インターフェースを介してデータ・フレームを直列に転送する。 - 特許庁 - This image processor is provided with a bit determining part 13 for determining the number of bits for a pixel unit in processing of color image data of an image, and an optimization processing part 14 for processing the color image data into image data with the determined number of bits.
画像処理装置は、画像のカラーイメージデータの処理におけるピクセル単位のビット数を決定するビット決定部１３と、カラーイメージデータを前記決定したビット数のイメージデータに処理する最適化処理部１４とを備える。 - 特許庁 - A printer controller as an image processor detects operation limit information of data from a PDF file (S203, S205, S207), and acquires bit map data by developing the PDF file (S208).
画像処理装置としてのプリンタコントローラは、ＰＤＦファイルから当該データに関する操作の制限を示す操作制限情報を検出するとともに（Ｓ２０３，Ｓ２０５，Ｓ２０７）、ＰＤＦファイルを展開してビットマップデータを取得する（Ｓ２０８）。 - 特許庁 - When higher n-bits in an m-bit address signal output from a data processor 2 such as a CPU match a value preset in a register 12A, a match detection signal EQ is output from a comparator 13A.
ＣＰＵ等のデータ処理装置２から出力されるｍビットのアドレス信号の内の上位ｎビットが、レジスタ１２Ａに予め設定された値に一致すると、比較器１３Ａから一致検出信号ＥＱが出力される。 - 特許庁
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