「bit processor」を含む例文一覧(245)
＜前へ 1 2 3 4 5- To provide an image processor, an image processing method and an image processing program capable of preventing such a situation as the security of data is damaged when bit map data is obtained by developing data set with a security function.
セキュリティ機能が設定されたデータを展開してビットマップデータを得る場合に、データのセキュリティが損なわれてしまう事態を防止することができる画像処理装置、画像処理方法、および画像処理プログラムを提供する。 - 特許庁 - To provide an automatic unit testing system capable of handling an interruption processing and bit data and provided with functions for setting an initial value to a variable, perfing a type definition independent of a processor, coping with an alias variable and outputting performance information, etc.
割込み処理やビットデータを扱うことができ、変数への初期値設定やプロセッサ非依存の型定義、別名変数への対応、性能情報の出力等の機能を備えた自動単体試験システムを提供する。 - 特許庁 - In the VLIW processor in which a 401 arithmetic pipeline 0 and a 402 arithmetic pipeline 1 share a write port 416, a bit to delay the use of the write port and a field to specify the number of cycles to be delayed are provided in an instruction.
４０１の演算パイプライン０と４０２の演算パイプライン１がライトポート４１６を共有するＶＬＩＷプロセッサにおいて、命令にライトポートの使用を遅延させるビットと遅延させるサイクル数を指定するフィールドを設ける。 - 特許庁 - To provide bit interleaver and de-interleaver apparatus, methods and processor control code for use in MIMO (Multiple-input multiple-output) communications systems, in particular MIMO systems employing OFDM (orthogonal frequency division multiplexing).
本発明は、ＭＩＭＯ（マルチ入力マルチ出力）通信システム、とりわけＯＦＤＭ（直交周波数分割多重）を採用したＭＩＭＯシステムにおいて使用されるビットインタリーバ及びデインタリーバの装置、方法及びプロセッサ制御コードに関する。 - 特許庁 - To quickly correct an error which occurs in a bit value in a cache memory in a system such as a critical and safety-related system in a processor for controlling an anti-lock brake system to which advanced safety is required and must be proved.
アンチ・ロック・ブレーキ・システムを制御するプロセッサ内のクリティカルで安全関連のシステムなど、高度な安全性が要求され、証明できなければならないシステムにおけるキャッシュ・メモリ内のビット値に起こるエラーを敏速に訂正する。 - 特許庁 - To provide the architecture of a ciphering circuit which can be connected to a host system HS that an information processor accommodates and processes various ciphering algorithm at the same time while guaranteeing a certain bit rate for the algorithm.
情報処理装置が収容するホストシステムＨＳに接続可能であって、各アルゴリズムに対して一定のビットレートを保証しながら、様々な暗号化アルゴリズムを同時に処理する暗号化回路１のアーキテクチャを提供する。 - 特許庁 - To provide a data collection processor capable of attaining measurement in a high dynamic range with out increasing the bit number of an A/D converter, capable of converting a nonlinear scale data into a linear scale data without using a complicated arithmetic processing circuit, and capable of integration-processing sampling data obtained in the nonlinear scale, in the data collection processor using the A/D converter.
Ａ／Ｄ変換器を用いたデータ収集処理装置において、Ａ／Ｄ変換器のビット数を増やすことなく高ダイナミックレンジでの測定を実現すると共に、複雑な演算処理回路を使用せずに、非線形スケールデータをリニアスケールへ変換し、非線形スケールで得られたサンプリングデータの積算処理を可能としたデータ収集処理装置を提供する。 - 特許庁 - The information processor includes a peripheral circuit 20-3 including a register 24-4 having a plurality of bits, a data bus 12, and a CPU 11 which accesses to a specific bit of the plurality of bits of the register 24-4 through the data bus 12.
本発明の情報処理装置は、複数ビットを有するレジスタ２４−４を備える周辺回路２０−３と、データバス１２と、データバス１２を介してレジスタ２４−４の複数ビットのうちの特定ビットに対してアクセスするＣＰＵ１１と、を具備している。 - 特許庁 - In this arithmetic processor, a plurality of unit arithmetic circuits each having a first register 16, a second register 17, a first selector 18, a second selector 19, a third selector 20, a bit shifter 21, a subtracter 22, an adder 23 and an absolute value arithmetic operator are arranged.
演算処理装置は、第１レジスタ１６、第２レジスタ１７、第１セレクタ１８、第２セレクタ１９、第３セレクタ２０、ビットシフタ２１、減算器２２、加算器２３、絶対値演算器を有する単位演算回路が複数個配列されて構成される。 - 特許庁 - This input-output processor stores the L pieces of directories at maximum for each of the physical channel numbers and has a directory storing part 1 which stores a logical channel number of N levels for each directory and bit information showing its validity/invalidity.
本発明にかかる入出力処理装置は、最大数Ｌ個の物理チャネル番号毎のディレクトリを記憶し、各ディレクトリに対してＮ個のレベルの論理チャネル番号と、その有効／無効を示すビット情報とを記憶するディレクトリ記憶部１を有する。 - 特許庁 - According to the image processor, when the ROP processing is carried out by an image plotting section 12, tag information indicating that the ROP processing has been carried out in an ROP processed area, is added to data, and a bit map image subjected to rendering processing by a rendering section 13 is transferred to a screen processing section 21.
描画部１２でＲＯＰ処理を行った場合、そのＲＯＰ処理領域についてはＲＯＰ処理を行った旨のタグ情報を付加し、レンダリング部１３でレンダリング処理されたビットマップ画像をスクリーン処理部２１へ渡す。 - 特許庁 - This system and the method allows for the memory location 201 (typically the system event register 409) present in the processor 401 to be accessed according to the endian selection for the operating system (OS) accessible bit.
オペレーティングシステム（ＯＳ）によりアクセスすることが可能なエンディアン選択用のビット(513)に応じて、プロセッサ(401)内に存在するメモリロケーション(201)（典型的にはシステムイベントレジスタ(409)）にビッグエンディアンモード又はリトルエンディアンモードでアクセスすることを可能にするシステム及び方法。 - 特許庁 - A digital signal D_-2 generated by a CPU10 is converted into an analog signal A_-2 having a voltage level corresponding to a 8 bit value within one cock cycle by a D/A converting circuit 11, and then transmitted through a signal line 31 to a signal processor 3.
ＣＰＵ１０が生成したデジタル信号Ｄ＿２が、ＤＡ変換回路１１で８ビットの値に応じた電圧レベルを１クロックサイクル内に持つアナログ信号Ａ＿２に変換された後に、信号線３１を介して信号処理装置３に送信される。 - 特許庁 - To provide a digital signal processor which switches an original sound signal and a ΔΣ modulation signal with hardly generating switch noise, even if any type of one bit original sound signal is inputted and which can obtain sufficient S/N in a ΔΣ re-modulation signal.
どの様な１ビットの原音信号が入力されても切替ノイズをほとんど発生することなく原音信号とΔΣ変調信号とを切り替え、再ΔΣ変調信号にも十分なＳ／Ｎが得られるデジタル信号処理装置を提供する。 - 特許庁 - By this method and circuit, a variable deviation parameter such as substantial gain mismatching, offset voltage, and phase error to the circuit and the signal is measured using digital signal processor with respect to the minimum bit error rate communicating cellular and taken into consideration.
この方法及び回路により、セルラ通信中の最小ビット誤り率に対し、回路及び信号に本質的な利得不整合、オフセット電圧、及び位相誤差のような変数誤差パラメータをディジタル信号プロセッサを用いて測定し、考慮することが可能になる。 - 特許庁 - To provide an image processor with an inexpensive apparatus configuration that can attain image quality improvement equivalent to that of prior arts in which a binary image subjected to bit map expansion is converted into a multi-value image in a form realizing change of the resolution without the need for increasing the memory capacity and the processing load.
ビットマップ展開された２値画像の多値画像への変換を解像度変更が可能な形で行う従来技術と同等の画質向上効果をメモリ容量の増大なく、処理の負担も大きくせずに、低コストな装置構成にて対応可能とする。 - 特許庁 - The wireless communication terminal is provided with a reception section 100 of a single superheterodyne structure, an analog/digital converter section 113 that quantizes IQ signals outputted from the reception system 100 into 16-bit data, a root Nyquist filter 115, a logic circuit section 119, a DSP(digital signal processor) 121, and a CPU 123.
シングルスーパーヘテロダイン構造の受信系１００、受信系１００から出力されたＩＱ信号を１６ビットに量子化するＡ／Ｄ変換部１１３、ルートナイキストフィルタ１１５、論理回路部１１９、ＤＳＰ１２１およびＣＰＵ１２３を備えている。 - 特許庁 - To provide a system and a method accessing to a system event resister present in a processor or another memory location as a big endian register or a little endian register depending on an operating system (OS) accessible bit for endian selection.
プロセッサ又は他のメモリロケーションに存在するシステムイベントレジスタに対し、エンディアン選択のためにオペレーティングシステム（ＯＳ）によりアクセスすることが可能なビットに依存してビッグエンディアンレジスタ又はリトルエンディアンレジスタとしてアクセスすることを可能とする、システム及び方法を提供すること。 - 特許庁 - The image processor that outputs multi-bit data includes: an output data processing circuit 10 dividing an output phase in the direction of transition of output data D[n] to D[n+7]; and an output clock phase changing circuit 40 that controls the output phase.
多ビットデータ出力を行う画像処理装置は、出力データＤ［ｎ］〜Ｄ［ｎ＋７］の遷移方向により出力位相を分割できる出力データ処理回路１０と、出力位相を制御する出力クロック位相変更回路４０とを有している。 - 特許庁 - An arithmetic processing device 103 includes: an FFT processor 115 for performing fast Fourier transformation of an analog-digital converted radio signal; a bit extractor 115 for extracting a prescribed number of bits from bit-expanded data by the fast Fourier transformation; and according to a radio resource use amount in the radio signal, a controller 117 for shifting a reference extraction range to extract the prescribed number of bits by a shift amount.
本発明に係る演算処理装置１０３は、アナログデジタル変換された無線信号を高速フーリエ変換するＦＦＴ処理部１１５と、高速フーリエ変換でビット拡張されたデータから所定ビット数分切り出すビット切り出し部１１５と、無線信号中の無線リソースの使用量に応じて、所定ビット数分切り出すための基準切り出し範囲をずらし量ずらす制御部１１７とを備える。 - 特許庁 - A binary arithmetic renormalization means performs binary arithmetic encoding of the next bit, while a ternary data sequence is converted into a binary data sequence, to output encoded bits through a binary converter 32 and an f-value waiting processor 33 to output an updated encoding section width and an updated minor probability section width at a timing, when a ternary data sequence for the target bit is output.
対象ビットに対する３値データ列を出力するタイミングで、更新後の符号化区間幅と更新後の劣勢確率の区間幅とを出力するため、２値変換部３２とｆ値滞留処理部３３とにより３値データ列を２値データ列に変換して符号化ビットを出力する間に、２値算術再正規化手段により次のビットに対する２値算術符号化の処理が可能となる。 - 特許庁 - The ND decoders DC0 to DC15 changes the starting position of decode processing in a data stream DS, and then executes decode processing for the NORMAL DATA group PND1 in parallel with decode processing for the FLEX BIT group PFB0, which is performed by the second processor.
第２の処理部によるＦＬＥＸ ＢＩＴ群ＰＦＢ０に関する復号処理に並行して、ＮＤ復号部ＤＣ０〜ＤＣ１５は、データストリームＤＳにおける復号処理の開始位置を異ならせて、ＮＯＲＭＡＬ ＤＡＴＡ群ＰＮＤ１に関する復号処理を実行する。 - 特許庁 - A digital data processor includes a means for specifying and detecting a pixel which is affected by the switching noise with respect to the switching noise which is generated when a current fluctuation in the specified tone (a point where the bit transition of 0 and 1 rapidly occurs) of an analog-to-digital (AD) converter enters an analog side as noise to correct the pixel.
ＡＤコンバータの特定階調（０と１のビット遷移が急激に起こる点）での電流変動がアナログ側にノイズとしてまわりこむスイッチングノイズに対して、スイッチングノイズの影響を受けた画素を特定、検出する手段をもち、該画素に対して補正する。 - 特許庁 - To cope with a bit error by a host device by simple structure by applying, for example, a removable hard disk device, a memory card, etc., to record a video signal to video equipment, etc., on which the hard disk device and the memory card are mounted regarding an information reproducing device and an information processor.
本発明は、情報再生装置及び情報処理装置に関し、例えばビデオ信号を記録するリムーバブルのハードディスク装置、メモリカード等と、これらを装着する映像機器等に適用して、簡易な構成によりホスト装置でビット誤りに対応することができるようにする。 - 特許庁 - An image processor 1 compares a processing cost in the case of a bit-map form and a processing cost in the case of a run-length form concerning a binarized image to which image processing is to be executed, selects the data form of which processing cost is the lower and executes the image processing to the binarized image with it, and outputs the binarized image that has been processed.
画像処理装置１は、画像処理を施す２値画像について、ビットマップ形式の場合の処理コストと、ランレングス形式の場合の処理コストとを比較し、処理コストの小さいデータ形式を選択して２値画像に画像処理を施し、処理後の２値画像を出力する。 - 特許庁 - When a color copying machine 18 prints images such as computer graphics or the like from a host computer 10, a raster image processor 13 develops bit map data of recording colors to an image memory 15 on the basis of printing data, and also stores attribute information to an attribute map memory 16 for each pixel.
カラー複写機１８がホストコンピュータ１０からのコンピュータグラフィックス等の画像を印刷する場合、ラスタイメージプロセッサ１３はその印刷データに基づいて記録色のビットマップデータを画像メモリ１５に展開すると共に、各画素毎に属性情報を属性マップメモリ１６に格納する。 - 特許庁 - To sufficiently reduce bit errors even if a detection signal obtained by detecting a high frequency signal induced at an antenna deteriorates in quality by applying an information processor, an IC card, and a reader writer to, for example, a noncontact IC card system.
本発明は、情報処理装置、ＩＣカード及びリーダライタに関し、例えば非接触型ＩＣカードシステムに適用して、アンテナに誘起される高周波信号を検波して得られる検波信号の品質が劣化した場合でも、ビット誤りを十分に低減することができるようにする。 - 特許庁 - Then, instruction rules consisting of rules for reallocation of bits are created as the instruction rules for the configurable processor, and the instruction codes included in the application program are converted to instruction codes that comply with the instruction rules consisting of the rules for the bit reallocation, whereby the execution program is created.
そして、そのビット再割当の規則からなる命令規則をコンフィギュアラブル・プロセッサの命令規則として生成し、アプリケーション・プログラムに含まれる命令コードを、ビット再割当の規則からなる命令規則に準拠した命令コードに変換することにより実行プログラムを生成する。 - 特許庁 - In the transfer of data from a reading channel processor 13 to a demodulation part 14, decoding data is set to be a six channel parallel being the lowest common multiple of both data and an address and a clock whose frequency is divided into six is used so that a bit unit convenient for the address as well as is obtained in the demodulation part 14.
リードチャネルプロセッサ１３から復調部１４へのデータの転送を、復調部１４にとってアドレス、データのどちらにも都合が良いビット単位になるように、復号データについては両方の最小公倍数である６チャネルパラレルとし、クロックについては６分周クロックとする。 - 特許庁 - Besides, since all the arithmetic concerning the multiple accuracy data can be simultaneously and parallel executed by dividing the data into the mutually independent arithmetic elements for the units of single accuracy data X for the 32-bit length, the parallel throughput of the data-driven processor can be exhibited at the maximum.
また、多倍精度データは３２ビット長の単精度データＸ単位の互いに独立な演算要素に分割することによってデータについての演算をすべて同時並列に実行できるから、データ駆動型処理装置の並列処理能力を最大限に発揮できる。 - 特許庁 - The control means performs control to perform image processing of the partial areas of at least a data row of (L1+, ..., +LN) length formed by arraying data of respective pixels when bit lengths of respective pixels in partial areas corresponding to one processor are L1 to LN.
前記制御手段は、あるプロセッサに対応する部分領域の各画素のビット長がそれぞれＬ１〜ＬＮである場合に、該プロセッサが前記各画素のデータを並べた（Ｌ１＋・・・＋ＬＮ）長のデータ列を少なくとも対象として該部分領域の画像処理を行うように制御することを特徴とする。 - 特許庁 - Further, the DSP chip serves as a front-end processor of the continuous speech processing and converts the digital bit streams indicating the speech to phonemes for processing by a CPU and speech recognition engine utilizing the software, thereby making it possible to smooth a digital cellular telephone function and the conversion from characters to the speech.
更に、ＤＳＰチップは、連続音声処理の前置プロセッサとしての機能を果し、音声を表わすデジタルビットストリームを、ＣＰＵ及びソフトウェア利用の音声認識エンジンにより処理するための音素に変換し、デジタル携帯電話機能及び文字から音声への変換を円滑化することができる。 - 特許庁 - A compression processor 12 carries out compression processing on inputted image data based on a bit rate as a ratio of a data quantity of the image data to the number of pixels stored in a compression property storage 13 and compression property data showing a relation with a compression parameter, and outputs it as the compressed image data.
入力した画像データに対して、圧縮特性記憶部１３に記憶した、画像データのデータ量および画素数の比であるビットレートと、圧縮パラメータとの関係を示す圧縮特性データとに基づいて、圧縮処理部１２が圧縮処理を行い、圧縮画像データとして出力する。 - 特許庁 - The information processing apparatus provided with the plurality of processor cores includes a means for allocating the processing target of each processor core in each first continuous components in data having structure wherein first components whose size is not fixed are continuously arrayed and a bit string indicating the start of the first components is included in the first components.
複数のプロセッサコアを備えた情報処理装置であって、サイズが固定されない第一の構成要素が連続して配列され、前記第一の構成要素には当該第一の構成要素の開始を示すビット列が含まれる構造を有するデータについて、連続する前記第一の構成要素ごとに、各プロセッサコアの処理の対象を割り当てる割り当て手段を有することにより上記課題を解決する。 - 特許庁 - An image processor comprises: a memory control circuit for receiving pixel data for multiple frames in order of the frames, and storing it in a frame memory; an image processing circuit for using a high-order bit portion of the pixel data stored in the frame memory to generate processed pixel data; and an output circuit for outputting the processed pixel data.
画像処理装置は、複数のフレームの画素データを、フレームの順番に受信し、フレームメモリに記憶するメモリ制御回路と、フレームメモリに記憶された画素データの上位ビット部分を利用して処理済み画素データを生成する画像処理回路と、処理済み画素データを出力する出力回路とを備える。 - 特許庁 - Furthermore, the monitoring device is configured to change a bit rate at which video data is generated from an input signal of the camera, and the information processor judges from an extent of deterioration caused by a video data transmission step whether or not a state of video data received from the monitoring device is excellent for reproduction processing (S250).
また、監視装置は、カメラの入力信号から映像データを生成する際のビットレートを変更可能な構成にされ、情報処理装置は、映像データの伝送過程による劣化の程度により、監視装置から受信した映像データの状態が、再生処理するのに良好な状態であるか否かを判定する（Ｓ２５０）。 - 特許庁 - The information processor comprises means for generating the binary data part by inserting a specified bit value for every specified bits such that the data sequence of a real time command is not included for the binary data being transmitted to the printer, and means for transmitting a data sequence including the generated binary data part to the printer.
情報処理装置の挿入生成手段は、印刷装置に対して送信するバイナリデータに対して、リアルタイムコマンドのデータ列が含まれないように所定ビットごとに所定のビット値を挿入してバイナリデータ部を生成し、送信手段は、生成されたバイナリデータ部を含むデータ列を印刷装置に送信する。 - 特許庁 - That is, a micro processor 1 receives a signal from an ignition and extinguishment switch 5, controls opening and closing of a solenoid valve 11, 12, or 16 according to an ignition/extinguishment program stored in a storage device 3 via an input and output device 4, and delays a little bit the supply stop of the auxiliary fuel gas by the delay means to prevent backfire in the extinguishment.
即ち、バーナー１５の点火・消火は、点火消火スイッチ５からの信号を受けてマイクロプロセッサ１が記憶装置３に記憶された点火・消火プログラムに従い入出力装置４を介して電磁弁１１、１２または１６を開閉制御し、消火の際は逆火防止のため、遅延手段により助燃ガスの供給停止を少し遅らせる。 - 特許庁 - Eight-bit luminance data (i) by the pixels of a confocal image obtained from a photodetecting element 19 through a 1st A/D converter 41 are stored in a luminance memory Mi through 1st area circuit 51 of a processor and passed through an image signal generating circuit 59 and a composing circuit 56 to generate a display image signal, which is outputted to a display device 47.
受光素子１９から第１Ａ／Ｄコンバータ４１を経て得られた共焦点画像の画素ごとの８ビット輝度データｉは、処理装置４６の第１領域回路５１を経て輝度メモリＭｉに記憶され、画像信号生成回路５９及び合成回路５６によって表示用画像信号とされ、表示装置４７に出力される。 - 特許庁 - The parent machine 12 generates an input data frame of a prescribed form containing a bit array showing the on/off states, sends the data frame to the processor of a home video game machine 2 in accordance with a prescribed communications protocol on the basis of the on/off state signal transmitted from the subsidiary machines 14 and the on/off state signal of the push-button switch 16 of the parent machine 12 itself.
親機１２は、子機１４から伝達されたオンオフ状態信号と親機１２自身の押釦スイッチ１６のオンオフ状態信号とに基づいて、これらのオンオフ状態を表すビット列を含む所定形式の前記入力データフレームを生成し、そのデータフレームを所定の通信プロトコルに従って家庭用テレビゲーム機２のプロセッサに向けて送信する。 - 特許庁 - This data processor refers to the branch address table by address information provided by addition, by adding the address information expanded by optimization to a value of a register TBR, by optimizing the multiple of multiplying the displacement disp in response to the bit number of the address of regulating the logical address space, when generating the branch address of a first branch command.
データプロセッサは、第１分岐命令の分岐アドレスを生成するとき、論理アドレス空間を規定するアドレスのビット数に応じてディスプレースメント（ｄｉｓｐ）に乗ずる倍数を最適化し、これによって拡張されたアドレス情報をレジスタ（ＴＢＲ）の値に加算し、加算によって得られたアドレス情報により分岐アドレステーブルを参照する。 - 特許庁 - In the case of executing complicated address updating in the above constitution by successively reading out increased/decreased values necessary for address updating from the storage device 1 by the control part 2 and updating address values, the complicated address updating can be realized by the same processing quantity of a processor 6 as that of simple address updating without increasing the bit width of an instruction code and the number of instruction codes.
この構成によれば、増減値記憶装置制御部２により増減値記憶装置１からアドレス更新に必要な増減値を順次読み出し、アドレス値を更新することによって、複雑なアドレス更新を行なう際、処理装置６の処理量を単純なアドレス更新の際と同じ処理量で実現でき、かつ命令コードのビット幅および命令コード数を増加することなく実現できる。 - 特許庁 - In this data processor which performs the wavelet transform of input data into a plurality of coefficients generates an embedded code stream to the coefficient and processes coded data of the code stream obtained by performing the binary entropy coding of the embedded code stream, there is provided a means for analyzing the code stream and recording a coded bit which each advantage level imparts to the code stream in a header by every coding unit or/and comprehensively.
入力データを複数の係数にウェーブレット変換し、該係数に対して埋め込み符号ストリームを生成し、該埋め込み符号ストリームをバイナリエントロピー符号化することで得られる符号ストリームの符号化データを処理するデータ処理装置であって、 前記符号ストリームを分析し、各優位度レベルが前記符号ストリームに与えた符号化ビットを符号化単位毎、又は/及び包括的にヘッダに記録する手段を設ける。 - 特許庁 - The processor is provided in the prize ball game machine 2, reads a part or the whole of electric signals concerning game information which is obtained from the game machine 2 and manages a part of or the whole of information data by time sequence concerning a pattern by which continuous ball shooting is interrupted for a prescribed time till a big prize is obtained when the bit prize occurs in the prize game machine 2.
賞球遊技機２に設けられ、且つ該賞球遊技機２から得られる遊技情報に関する電気信号の一部又は全部を読み取り可能で、しかも賞球遊技機２に大当たりが生じた際、その大当たりに至るまでの間に打玉の連続発射が所定時間中断された図柄パターンに関する情報データの一部又は全部を時系列管理することを特徴とする。 - 特許庁 - The method includes steps of: measuring reliability of each bit in enrollment biometric data by using a processor; arranging the bits; encoding the enrollment biometric data in the decreasing order to produce an enrollment syndrome; arranging bits in authentication biometric; decoding the authentication enrollment syndrome to produce an estimate of the enrollment biometric data; and generating an output signal indicating that the estimate of the authentication biometric data is substantially the same as the enrollment biometric data.
プロセッサを使用し、エンロールメントバイオメトリックデータの各ビットの信頼度を測定し、ビットを配列し、降順のエンロールメントバイオメトリックデータを符号化してエンロールメントシンドロームを作成し、認証バイオメトリックのビットを配列し、認証エンロールメントシンドロームを復号してエンロールメントバイオメトリックデータの推定値を作成し、認証バイオメトリックデータの推定値がエンロールメントバイオメトリックデータと実質的に同じであることを示す出力信号を生成するステップを備える。 - 特許庁
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