「bits」を含む例文一覧(6183)
＜前へ 1 2 .... 106 107 108 109 110 111 112 113 114 .... 123 124 次へ＞- To provide a transmitter and a receiver which is capable of controlling transmission sub-carriers on the transmitter side highly accurately, without increasing the number of FBI (Feedback Information) bits, in the case of applying a CL type transmission diversity to a mobile transmission system which employs an OFDM (Orthogonal Frequency Division Multiplexing) scheme.
ＯＦＤＭ方式を用いた移動通信システムにＣＬ型送信ダイバーシチを適用した場合において、ＦＢＩビット数を増大させることなく，送信機側で送信サブキャリアを高精度に制御することができる送信機および受信機を提供する。 - 特許庁 - A response constant A being one of numeric numbers of an arithmetic operation in a certifier device is set to a multiple number of an order (order) of g in order to make the number of bits of numeric numbers of the arithmetic operation smaller than in a GPS system while following an arithmetic operation system of the GPS system.
ＧＰＳ方式の演算の方式を踏襲しつつ、ＧＰＳ方式よりも演算の数値のビット数を少なくするために、証明者装置内の演算の数値の一つである応答定数Ａを、ｇのオーダー（位数）の倍数に設定した。 - 特許庁 - The header compression section 104 decides a compression format for the header on the basis of the comparison result and the packet information stored in a transmission packet storage section 105, compresses the header including the S/N and the CRC bits, links it with the transmission data, and outputs them to a transmission section 106.
ヘッダ圧縮部１０４は、比較結果と送信パケット記憶部１０５に記憶されているパケット情報からヘッダの圧縮形式を決定し、ＳＮとＣＲＣビットとを含むヘッダを圧縮し、送信データと繋ぎ合わせて送信部１０６に出力する。 - 特許庁 - When an IP address Ag decimally expressed for the unit of 8 bits and a number Ss of subnetworks connected to an object node are inputted to an input means 1, the IP address Ag is converted to 32 bit binary data Ab by a bit image converting means 2.
８ビット単位に１０進数表現したＩＰアドレスＡｇと対象ノードに接続されたサブネットワークの数Ｓｓとを入力手段１に入力すると、ＩＰアドレスＡｇが、ビットイメージ変換手段２によって３２ビットのバイナリデータＡｂに変換される。 - 特許庁 - Therefore, if a refresh counter of the number of bits corresponding to the number of the word lines existing in the sub-block is prepared in a central control circuit 2, a design change of memory capacity can be performed easily by changing the number of the sub-blocks and changing the group constitution of the sub-blocks.
このため、サブブロックに存在するワード線数相当のビット数のリフレッシュカウンタを中央制御回路２に用意しておけば、サブブロックの数を変更し、サブブロックのグループ構成を変更することでメモリ容量の設計変更が容易に可能となる。 - 特許庁 - A transmitter's number transmitted by an ASCII code from an exchange is first written in a buffer (S3) and, regarding each number composing the transmitter's number written in the buffer, data of low-order 4 bits are taken out from leading data of 1 bit in turn (S4, S6 and S11).
交換機からＡＳＣＩＩコードで送られる発信者番号は、まずバッファへ書き込まれ（Ｓ３）、そのバッファへ書き込まれた発信者番号を構成する各番号は、先頭の１バイトのデータから順に下位４ビットのデータが取り出される（Ｓ４，Ｓ６，Ｓ１１）。 - 特許庁 - Concerning an calculation equation for finding a number Zij of bits to be increased/decreased in each of channels for each frame stipulated in specification TS25.212 Ver. 3. 1. 0 of 3GPP, which is the standard mechanism of third generation digital mobile communication, Ndataj is multiplied by the arithmetic result of RMm.Nmj/RMm.Nmj part.
第三世代ディジタル移動通信の標準機構である３ＧＰＰの仕様ＴＳ２５．２１２ Ｖｅｒ．３．１．０に規定されたフレーム毎の各チャネルの増減ビット数Ｚijを求めるための演算式は、ＲＭm・Ｎmj／ＲＭm・Ｎmj部分の演算結果にＮdatajを掛ける。 - 特許庁 - When a display bit is "09B", a binary expression becomes "0000 1001 1101", the division thereof into display information for three bits becomes "000 010 011 101", and the conversion thereof into display colors using light emitting diodes becomes "red yellow green blue".
表示ビットが「０９Ｂ」の場合２進数で表すと、「００００ １００１ １１０１」となり、これを３ビット毎の表示情報に分割すると、「０００ ０１０ ０１１ １０１」となり、各発光ダイオードを用いた表示色に変換すると、「赤・黄・緑・青」となる。 - 特許庁 - This image transfer device 1 includes: a sending part 10 for converting the image data to be transferred into serial data of a format which has previously prepared unused bits to send it; and a receiving part 20 for receiving the serial data sent from the sending part 10 to obtain the image data.
画像転送装置１は、転送すべき画像データを、予め未使用ビットが用意されているフォーマットのシリアルデータに変換して送信する送信部１０と、送信部１０から送信されるシリアルデータを受信して画像データを得る受信部２０とを備える。 - 特許庁 - Regarding the data in a rectangular area which are coded by the byte by using a Pack Bits method (S2), comparison of lines is executed by the raster (S5) and, as to the data which appear in many times, tag information for discrimination is stored in addition in a data table (S9).
Ｐａｃｋ Ｂｉｔｓ法を用いてバイト単位に符号化される矩形領域のデータについて（Ｓ２）、ラスタ単位にラインの比較を行ない（Ｓ５）、データの出現回数が多いものについては、データテーブルに識別用のタグ情報を併せて記憶しておく（Ｓ９）。 - 特許庁 - To solve the problem that in a conventional parallel A/D converter, the number of comparators increases like an exponential function, the power consumption and the area of each chip increase as well and the operation speed of an encoder circuit lowers when the number of bits is increased.
従来の並列型ＡＤ変換器では、ビット数が増大すると、比較器の数が指数関数的に増し、消費電力およびチップ面積の増大を招き、またエンコード回路の動作速度が低下するとともにプリチャージ動作時の電力も増大する。 - 特許庁 - This common communication board 20 has both a general-purpose interface to the personal computer 10 and a dedicated interface to the estimating board 30, divides variable-length data transmitted from the personal computer 10 into data of eight bits and transmits the individual data to the estimating board 30.
共通通信ボード２０は、パソコン１０との汎用インターフェイスおよび評価用ボード３０との専用インターフェイスの双方を備え、パソコン１０から送信された可変長のデータを８バイトごとのデータに区切って個別に評価用ボード３０に送信する。 - 特許庁 - To provide constitution of peripheral circuits suitable for a high speed parallel input/output operation of multi-bits data in a nonvolatile storage device provided with a memory cell of which the electric resistance is varied in nonvolatile fashion in accordance with the level of storage data written by a data writing current.
データ書込電流によって書込まれた記憶データのレベルに応じて電気抵抗が不揮発的に変化するメモリセルを備えた不揮発性記憶装置において、多ビットデータの高速な並列入出力動作に適した周辺回路の構成を提供する。 - 特許庁 - In response to detecting the failure in the first link, the first set of bussed bits is exchanged between the first PCIe bridge and the first IO device using an unused portion of a second link connecting a second PCIe bridge and a second IO device.
第一リンク中で障害が検出されるのに応じ、第二ＰＣＩｅブリッジと第二ＩＯデバイスとを接続する第二リンクの使われていない部分を用いて、第一ＰＣＩｅブリッジと第一ＩＯデバイスとの間でバス搬送ビットの第一セットが交換される。 - 特許庁 - In a transmission data signal at a transmission side, after user data 21 have been transmitted, an intermediate potential section 22 having intermediate potential is outputted to data bits; switching for each data type is notified; and then control data 23 for instructing the modification of parameters in communication are transmitted.
送信側では、送信データ信号において、ユーザデータ２１の送信後に、データビットに中間電位を持つ中間電位部２２を出力し、データ種別の切り替えを通知し、その後に通信時のパラメータの変更を指示する制御データ２３を送信する。 - 特許庁 - When two-bit driving data are "01" or "10", a driving voltage corresponding to an effective data bit, i.e. the bit representing "1" between two bits of the driving data can be controlled to a 1st voltage level V41 (e.g. 2.5V) or a 2nd voltage level V42 (e.g. 5V).
２ビット駆動データが”０１”または”１０”である場合，駆動データの２ビットのうち，有効データビット，すなわち”１”を表すビットに対応する駆動電圧は，第１電圧レベルＶ４１（例えば，２．５Ｖ）または第２電圧レベルＶ４２（例えば，５Ｖ）のいずれかに調整され得る。 - 特許庁 - A multi-stage pipelined AD converter 20 has (n) stages of conversion units, such as a first conversion unit 22, a second conversion unit 24, an (n-1)th conversion unit 26, and an n-th conversion unit 28, which successively convert an analog signal into a digital signal each by several bits starting from the most significant bit.
複数段パイプライン型のＡＤ変換器２０は、ｎ段の変換ユニットとして、第１変換部２２、第２変換部２４、第（ｎ−１）変換部２６、第ｎ変換部２８を有し、各段がアナログ信号を上位から数ビットずつデジタル信号に変換する。 - 特許庁 - Also, in constitution using a multi-level cell, when the total number of bits included in a memory cell corresponding to plural errors caused in the same physical page exceed the number of the prepared error control units 23a, 23b, it is judged as that uncorrectable obstacle is caused.
また、多値セルを用いた構成では、同一物理ページ内で発生した複数のエラーに対応するメモリセルに含まれるビットの合計数が、用意されたエラー管理ユニット２３ａ，２３ｂの数を超える場合に、訂正不可能な障害が発生したと判断する。 - 特許庁 - Using the 15 bits for expansion, start/stop control of a transmitter in a plurality of relay stations is performed by transmitting start, stop signals to the transmitters in the relay stations including broadcasting/non-broadcasting flags in a TS packet header and ON, OFF control signals.
この拡張用の１５ビットを利用し、ＴＳパケットヘッダ内の放送/非放送フラグと送信機のＯＮ、ＯＦＦ制御信号を絡め、中継局送信機へ起動、停止信号を伝送することで、複数の中継局送信機の起動/停止制御を行う。 - 特許庁 - Since this conversion table stores the display driving data or its correction value, correspondingly to the combination of the high-order bits of the present frame picture data and those of the preceding frame picture data, a high speed memory circuit for storing the conversion table can be reduced in capacity.
この変換テーブルを，現フレーム画像データの上位ビットと前フレーム画像データの上位ビットとの組合せに対応して，表示用駆動データまたはその補正値を格納しているので，変換テーブルを格納する高速メモリ回路の容量を少なくすることができる。 - 特許庁 - The dummy packet contains two bits of information to identify the PC-DTV board 3, one is encrypted by a PC-DTV encryption key, and the other is encrypted by an analyzer encryption key intrinsic to the analyzer of the replaced and encrypted data stream.
ダミーパケットには、ＰＣ−ＤＴＶボード３を識別する情報が２個含まれており、一方はＰＣ−ＤＴＶ用暗号鍵で暗号化されており、他方は、置換済み暗号化データストリームの解析者に固有の解析者用暗号鍵で暗号化されている。 - 特許庁 - Further, specific bits of the high-order address of the IC card 11 are fixed for every application is respective units of the image forming device equipped with the applications and then the programs can be subjected to version up with one IC card even in case of multi-application constitution.
また、複数のアプリケーションを具備する画像形成装置のそれぞれのユニットにおいてＩＣカード１１の上位アドレスの特定ビットをアプリケーションごとに固定することにより、複数のアプリケーション構成になってもＩＣカード１枚でプログラムのバージョンアップを実現できる。 - 特許庁 - A reception APS byte terminating part 23 terminates an ASP byte, and a specific bit judging part 25 checks the sixth to eighth bits of 'K2 bit', discriminates whether a received optical signal is a SONET signal or a SDH signal and switch-controls a selector 27.
受信ＡＰＳバイト終端部２３はＡＰＳバイトを終端し、特定ビット判定部２５は“Ｋ２ビット”の第６〜第８ビットをチェックして、受信された光信号がＳＯＮＥＴ信号であるかＳＤＨ信号であるか判別し、セレクタ２７の切替制御を行う。 - 特許庁 - To provide an external semiconductor memory test device connected to a semiconductor memory test device which can increase the number of simultaneous test by double or more, and can test memories of the number of data bits or more, in a conventional semiconductor memory test device.
従来の半導体メモリ試験装置において、同時試験個数を２倍以上にすることができ、また、試験可能なデータビット数以上のメモリの試験を可能にする半導体メモリ試験装置に接続する外付け半導体メモリ試験装置を提供する。 - 特許庁 - The write start position of a CDR 40 is detected in a WBL detection circuit 48, and data read from the buffer 46 are expanded so as to write the EFM signals including the margin bits from the position, then supplied to a strategy circuit 36 and written to the CDR 40.
ＣＤＲ４０の書き出し位置をＷＢＬ検出回路４８で検出し、その位置からマージンビットを含むＥＦＭ信号が書き込まれるようにバッファ４６から読み出したデータを伸長した後ストラテジー回路３６に供給し、ＣＤＲ４０に書き込む。 - 特許庁 - With regard to values of Y corresponding to pixels in frames of motion picture data imparted via a memory 23, a Y processing part 31 of an arithmetic processing section 25 sequentially creates processing values of Y by discarding low-order (8-N) bits (N is a number of 6, 7 or 8).
演算処理部２５のＹ処理部３１は、メモリ２３を介して与えられる動画像データの各フレーム中の各画素に対応するＹの値について、下位（８−Ｎ）ビット（なお、Ｎは６、７又は８の数）を切り捨ててＹの処理値を順次作成する。 - 特許庁 - One-bit information is represented by a pulse that is inserted to a horizontal period before or after a vertical synchronizing signal in a vertical blanking period of a video signal, and additional information is transmitted by using a plurality of bits of the one-bit information as one packet.
映像信号の垂直ブランキング期間内において、垂直同期信号の前または後のいずれの水平区間にパルスを挿入するかにより、１ビットの情報を表し、その１ビットの情報の複数ビットを１パケットとして、付加情報を伝送する。 - 特許庁 - Concretely when the MPEG image includes the I picture with high importance at its reproduction, high priority is placed on priority set to a TOS(Type Of Service) field of an IP header, when data in the packet is only the B picture, low priority is placed and bits are set to the TOS.
具体的にはパケットに、ＭＰＥＧ再生時に重要度の高いＩピクチャを含む場合、ＩＰヘッダのＴＯＳフィールドに設定する優先度を高優先度とし、パケット内のデータがＢピクチャのみの場合を低優先度としてＴＯＳにビットを設定する。 - 特許庁 - To prevent underflow, wherein an input to a buffer does not catch up with an output from the buffer, a transmit pointer is forced to wait at a current end-of-line symbol to transmit fill bits until there are at least two end-of-line symbols stored in the buffer.
バッファへの入力がバッファからの出力に追いつかなくなるアンダーフローを防止するため、今回の行の行末記号の場所で伝送ポインタを強制的に待機させ、バッファに少なくとも２個の行末記号が記憶されるまで、フィルビットを伝送する。 - 特許庁 - The respective bits bi of digital data for capacitance control are supplied to the gate of the MOS-FET (Qi) and the inverter Ai in each of the serial circuits, and the capacitance changing corresponding to the value of the digital data is obtained between the first terminal T1 and the second terminal T0.
容量制御用のデジタルデータの各ビットｂiが、直列回路のそれぞれにおけるＭＯＳ−ＦＥＴ（Ｑi）のゲートおよびインバータＡiに供給され、第１の端子Ｔ1と、第２の端子Ｔ0との間に、デジタルデータの値に対応して変化する容量を得る。 - 特許庁 - When a CRC (cyclic redundancy check) deciding device 505 decides that hard decision data are not acceptable, the memories 561 and 562 are referenced, and if there is a matching time point, bits of the hard decision data corresponding to the time point are inverted to perform CRC decision again.
ＣＲＣ判定器５０５で硬判定データがＮＧと判定された場合には、位置情報格納メモリ５６１及び５６２を参照し、一致する時点があったときは、その時点に対応する硬判定データのビットを反転し、再びＣＲＣ判定を行う。 - 特許庁 - A nonvolatile memory 3 can store information more than 2 bits and enables the first read-out for outputting information read out from the nonvolatile memory cell as 1 bit information and second read-out for outputting the information read out as 2 bit information.
不揮発性メモリ（３）は２ビット以上の情報を格納可能にされ、不揮発性メモリセルから読み出した情報を１ビット情報として出力する第１読み出しと、読み出した情報を２ビット情報として出力する第２読み出しとが可能である。 - 特許庁 - One-bit random numbers are generated by setting up '0' when either one of the detectors 12, 13 detects a lump of photons and setting up '1' when the other detector detects a lump of photons and random numbers of optional bits are generated by enumerating continuous 1-bit random numbers.
２個の検出器１２、１３のうち一方が光子塊を検出した場合を０、もう一方が光子塊を検出した場合を１として１ビット乱数を生成し、連続するこの１ビット乱数の羅列でもって任意のビットの乱数を生成させる。 - 特許庁 - Interent numbers are assigned to respective data to be retrieving items of a web page to be retrieved, bit masks whose numbers correspond to respective bits are generated and a retrieved result is prepared from an AND result between each bit mask and a bit mask similarly generated from data selected at the time of retrieval.
検索対象となるＷｅｂページで検索項目となるデータにそれぞれ固有の番号を与え、番号をビットに対応したビットマスクを生成し、検索時に選択されたデータから同様に生成したビットマスクとの論理積の結果により検索結果を作成する。 - 特許庁 - Half the number of bits of the synchronization words are subtracted from the correlation value COR; the sign SIG and absolute value ABS of the remainder SUB of the above subtraction are obtained, and when it is found that the absolute value ABS is larger than a threshold value TH, the sign SIG is held, and the absolute value is made to serve as judgment signals JDG.
相関値ＣＯＲから同期ワードのビット数の１／２を差し引き、その減算値ＳＵＢの符号ＳＩＧと絶対値ＡＢＳを求め、絶対値ＡＢＳが閾値ＴＨよりも大きいときに符号ＳＩＧを保持して判定信号ＪＤＧとする。 - 特許庁 - Further, a signal outputted from the solid-state image sensing device is A/D-converted into fourteen bits, and the typical value signal is calculated and attenuated to 15/16, and is subtracted from the image signal outputted from the valid pixel of the light receiving face of the solid-state image sensing device.
また、前記固体撮像素子から出力される信号を１４ビットにＡ／Ｄ変換して前記代表値信号を算出して１５／１６に減衰して、前記固体撮像素子の受光面の有効画素から出力される画像信号から減算する。 - 特許庁 - An image processing program 50 is executed in an image processor, and a receiving section 52 of the image processing program 50 receives image data (RGB: each 16 bits) belonging to an extension color space from an image display through a communication device 20 or a storage 22.
画像処理装置において画像処理プログラム５０は動作し、、画像処理プログラム５０の受付部５２は、通信装置２０又は記憶装置２２を介して、画像表示装置から、拡張色空間に属する画像データ（ＲＧＢ各１６ｂｉｔ）を受け付ける。 - 特許庁 - At retrieval, the areas 945, 954 including each field of the packet header are retrieved to obtain bit maps 9451, 9541, each bit map is ANDed with all the areas and flows corresponding to bits where the k1 of the obtained bit map is set are discriminated to be flows meeting the conditions.
検索時にはパケットヘッダの各フィールドが入っている領域９４５、９５４を検索し、ビットマップ９４５１、９５４１を得、各ビットマップの全領域に対する論理積を取り、得られたビットマップのｋ１が立っているビットに対応するフローを条件一致とする。 - 特許庁 - A start control unit 22 acquires bit designation information 13 designating one of the bits in the operation determination map 23 from an apparatus loading unit 10a, and reads out operation propriety information set in the bit of the operation determination map 23 designated by the bit designation information 13.
起動制御部２２は、動作判定マップ２３内のビットのうちの１つを指定するビット指定情報１３を機器搭載部１０ａから取得し、ビット指定情報１３が指定する動作判定マップ２３内のビットに設定された動作可否情報を読み出す。 - 特許庁 - A display control circuit outputs gradation data DA which are obtained by reducing the number of bits of gradation data DB in a right-eye image GR and a left-eye image GL successively in a term T1 and outputs the gradation data DB successively in a term T2 (T2>T1).
表示制御回路は、右眼用画像ＧRおよび左眼用画像ＧLの各々の階調データＤBのビット数を削減した階調データＤAを周期Ｔ1で順次に出力するとともに階調データＤBを周期Ｔ2（Ｔ2＞Ｔ1）で順次に出力する。 - 特許庁 - The numbers of bits within MAP_IEs in DL-MAP and UL-MAP of each frame, used to represent the symbol offset and number of symbols, are scaled to a frame duration and a subcarrier allocation scheme used for a zone with which DL-MAP_IE is associated.
シンボルオフセット及びシンボル数を表すために使用される、各フレームのＤＬ−ＭＡＰ及びＵＬ−ＭＡＰでのＭＡＰ＿ＩＥ内のビット数は、ＤＬ−ＭＡＰ＿ＩＥと関連する区分に使用されるサブキャリア割当スキーム及びフレーム存続期間へ拡張される。 - 特許庁 - In the transmitting circuit 9, a cyclic code CRC of 16 bits capable of detecting the error of the input data is added to the end of the inputted position sensing information, to be converted into the serial data and transmitted to the servo controller 13 as a serial signal SRX.
送信回路９では、入力された位置検出情報の末尾に入力データの誤りを検出できる１６ビットの巡回符号ＣＲＣを付加してシリアルデータに変換してシリアル信号ＳＲＸとしてサーボ制御装置１３へ送信する。 - 特許庁 - Then means for inputting outputs from the data switch 401 in accordance with the input values of the respective bits of the register 400 to the OR circuit 402 and storing the arithmetic result in the memories 404 and 405 is arranged so that the exclusive OR operation is performed at high speed.
次にレジスタ４００の各ビットの入力値に対するデータスイッチ４０１からの出力を排他的論理和回路４０２に入力し、その演算結果をメモリ４０４，４０５に格納する手段をもつことにより、高速な排他的論理和演算を可能とする。 - 特許庁 - When the image information is stored, an SD memory card provided with an advanced copyright protection function is used so as to prevent the stored image information from being read by other devices, and 2 bits are made to be dummy data among 4 bit data of a data line connecting an ASIC 400 and the memory card.
画像情報を蓄積するときに、蓄積された画像情報が他の機器で読み取られないよう高度な著作権保護機能を備えたＳＤメモリカードを用いること、ＡＳＩＣ４００とメモリカードを結ぶデータラインの4bitのデータのうち、2bitをダミーデータとする。 - 特許庁 - Important words DR1-DR4 and MIN1-MIN4 of encoding outputs of four ADRC blocks, the added value N-SUM of the number of quantizing bits of quantized codes in a first sink block, and quantizing codes BP1-BP4 are stored in the first sink block.
第１のシンクブロックには、４個のＡＤＲＣブロックの符号化出力の重要語ＤＲ１〜ＤＲ４とＭＩＮ１〜ＭＩＮ４とこの第１シンクブロック内の量子化コードの量子化ビット数の加算値Ｎ−ＳＵＭと量子化コードＢＰ１〜ＢＰ４とが格納される。 - 特許庁 - On each of stages, a digital signal corresponding to partial bits is generated from an input analog signal, an analog reference signal is generated based on the digital signal by a DA conversion section 7, 8 and a remainder operation is performed upon the input analog signal by a remainder operation section 9.
各ステージにおいて、入力アナログ信号から一部のビットに対応するディジタル信号を生成し、それに基づきＤＡ変換部７、８によりアナログ基準信号を生成して、入力アナログ信号に対する剰余演算を剰余演算部９により行う。 - 特許庁 - Information to be inserted into an image is represented as a bit sequence, an information elementary unit insert chip is provided as an area in the image which is made to correspond to actual bits, and chip divided section formed by further dividing the information elementary unit insert chip into four upper and lower, and right and left chips are provided.
画像に挿入する情報をビット列で表し、具体ビットに対応させた画像上の領域として、情報基本単位挿入チップを持たせ、情報基本単位挿入チップを更に上下左右の４区画に分けたチップ分割区画を持たせる。 - 特許庁 - A strip 1 having affixed thereto semiconductor chips 10 each having a built-in memory with a plurality of bits and antenna wiring and each 0.5 mm or less long on one side is either affixed to the surface of the sheet-shaped material or inserted into the sheet-shaped material to obtain the anti-counterfeit sheet-shaped material.
複数ビットのメモリを内蔵しかつアンテナ配線を備えた一辺０．５ｍｍ以下の半導体チップ１０を接着したスリット１を、シート状物の表面に貼合またはシート状物の内部に挿入して偽造防止用シート状物とする。 - 特許庁 - It mainly has sub-micro cylindrical lenses directly formed on the substrate of the recording medium to enable a near-field optical laser to write and generate smaller optical spots thereby to achieve smaller recording bits and increase the recording density.
主に記録媒体の基板上に直接形成されたサブマイクロシリンドリカルレンズがあり、ニアフィールド光学レーザーが書き込み可能となり、より小さな光学スポットを生成することによって、より小さな記録ビットを提供し、記録密度を上昇させるものである。 - 特許庁 - The HDD also includes a pulse circuit configured to supply pulsed power from the charging circuit to the write component within the operating voltage range during a controlled shutdown so that remaining data sector bits are written during the controlled shutdown of the write component.
ＨＤＤは、書き込み構成要素の被制御シャットダウン中に、残りのデータセクタビットが書き込まれるように、被制御シャットダウン中に動作電圧範囲内で電力を充電回路から書き込み構成要素にパルスするように構成されたパルス回路も含む。 - 特許庁
- 特許庁
- Copyright © Japan Patent office. All Rights Reserved.
