「bits」を含む例文一覧(6183)
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本回路は、所定ビットのデジタル制御信号に応答して駆動電流が調節され、差動入力データを入力して差動出力データを発生する駆動器と、デジタル制御信号を貯蔵したり発生するデジタル制御信号発生器とで構成されている。 - 特許庁 - To provide a method and system for avoiding starvation in a computer network that minimizes number of bits in a field required to be provided in a packet in order to avoid the starvation of initiator nodes in the computer network where a target node providing a service and the initiator nodes requesting the service to the target node are interconnected.
サービスを提供するターゲットノード及び該ターゲットノードに対しサービスを要求する複数のイニシエータノードが接続されるコンピュータネットワークにおいて、イニシエータノードのスタベーションを回避するためにパケット内に設ける必要のあるフィールドのビット数を最小限に抑える。 - 特許庁 - A 0 insertion section 12 reads data stored in an input queue storage section 12b to a buffer memory 12c in the unit of 8 bits, searches a 0 insertion table 12e to carry out 0 insertion processing and transmits the data subjected to 0 insertion processing from the buffer memory 12c to a queue storage section 12d.
０挿入部１２では、入力キュー記憶部１２ｂに記憶されたデータを８ビット単位でバッファメモリ１２c に読み込み、０挿入テーブル１２ｅを検索して、０挿入処理を行い、０挿入処理を受けたデータをバッファメモリ１２c から出力キュー記憶部１２ｄへ送出する。 - 特許庁 - The two blocks of the memory are linked, and the most significant address bits in address decoders 1040-1042 of the blocks of the selected addresses are masked for a memory block 1035 so that it is possible to form the single merged block of the memory in which the both arbitrating circuits operate in a lock step.
メモリの２つのブロックがリンクされて、メモリブロック１０３５に対して選択されたアドレスのブロックのアドレス復号器１０４０〜１０４２内の最上位アドレスビットをマスキングすることにより両方の調停回路がロックステップで動作するメモリの単一の併合されたブロックを形成できる。 - 特許庁 - The video data to be transported from the source side device to the sync side device are defined as video data for three-dimensional display constituted of left eye video data and right eye video data and the left eye video data and the right eye video data are constituted of the predetermined number of bits, respectively for each pixel.
ソース側装置からシンク側装置に伝送する映像データは、左目用映像データと右目用映像データとで構成される立体表示用の映像データとし、左目用映像データと右目用映像データとを、それぞれ１画素毎に前記所定ビット数で構成する。 - 特許庁 - A decoder 23 outputs data of m bits using an index part n of n power (n is a negative integer) of 2 for indicating an inclination A of a straight line of linearly approximating log (1+e-|a-b|) as a positive integer, and data of a section B by using input data x with this absolute value as the input data x.
これを入力データｘとし、デコーダ２３は、入力データｘを用いて、ｌｏｇ（１＋ｅ^-|a-b|）を直線近似した直線の傾きＡを示す２のｎ乗（ｎは負の整数）の指数部ｎを正の整数としたｍビットのデータと、切片Ｂのデータを出力する。 - 特許庁 - To provide an information recording medium on which minimum magnetic bits in high-density magnetic recording can be recorded by suppressing the influence of the magnetization reversal of a recording bit caused by a demagnetizing field in a patterned magnetic recording medium, and to provide a manufacturing method therefor, an information recording/reproducing device and an information recording medium manufacturing apparatus.
パターンド磁気記録媒体において反磁界による記録ビットの磁化反転の影響を抑制し、高密度磁気記録における極小磁気ビットの記録を可能にする情報記録媒体、その製造方法、情報記録再生装置、及び情報記録媒体作製装置を得る。 - 特許庁 - To prevent each bit put into a bit holding sleeve from dropping out caused by vibration or the like, even when a carriage is loaded on a vehicle deck while the carriage is lying on its side, in a carriage which can loading a relatively large-sized power tool such as a hammer driver thereon, together with a plurality of bits.
ハンマドライバ等の比較的大型の動力工具と複数本のビットを併せて搭載可能な搬送台車であって、車両荷台に横倒し状態で積載した場合であっても、ビット保持スリーブに投入した各ビットが振動等によって抜け出さないようにする。 - 特許庁 - The scraper 46 is rotated along the inner peripheral surface of the filter 41 while making contact with the inner peripheral surface of the filter 41, thereby to generate a rotating flow and also to allow the bits of deep-fried food, attached to the filter 41, to be separated from the inner peripheral surface of the filter 41 and to be settled down with the rotating flow.
スクレーパ４６は、フィルター４１の内周面に接触しながらフィルター４１の内周面に沿って回転することにより、旋回流を発生させると共に、フィルター４１に付着した揚げ滓をフィルター４１内周面から離れさせて旋回流に乗せて沈降させる。 - 特許庁 - Also, while a second signal train comprising the data bit group of two or more digits indicating the rotation amount of a detection object is changed in either increasing or decreasing direction, when the bits of the lower orders are not changed while the N-th bit of the signal train is changed for two or more times, the abnormality is judged.
また、検出対象の回転量を表す複数桁のデータビット群からなる第２の信号列が増減いずれかの一方向に変化しているときに、この信号列のＮビット目が２回以上変化する間に、それより下位のビットに変化がなければ、異常と判定する。 - 特許庁 - A quasi multi-gradation forming section 2 is provided to output, as the output data D2, the higher n bits of data D1, obtained by adding a noise pattern to the higher n bit data of input m-bit signals D0 with respect to an integer m which is equal to or larger than 9, and n which is larger than 8 and less than m.
９以上の整数ｍおよび８以上ｍ未満の整数ｎに対し、ｍビットの入力信号Ｄ０の上位ｎビットデータにノイズパターンを付加して得られるデータＤ１の上位ｎビットを出力データＤ２として出力する、擬似多階調化部２を設ける。 - 特許庁 - The super-privileged software sets bits in the PCR that specify the architecture level that the processor is to appear to support so that when the program runs on the processor, the processor behaves in accordance with the architecture level for which the program is designed.
プログラムがプロセッサ上で作動するとき、そのプログラムが或るアーキテクチャ・レベルのために設計された場合のそのアーキテクチャ・レベルに従ってプロセッサが動作するよう、超特権ソフトウェアは、プロセッサがサポートするように見えるべきアーキテクチャ・レベルを指定するビットをＰＣＲにセットする。 - 特許庁 - To provide a moving picture encoding system of an optimum encoding mode selection type that can further enhance the efficiency of compression encoding by more tightly performing adaptive mode discrimination in the unit of macro blocks in moving picture encoding in compliance with the criterion of minimizing the number of encoding bits.
動画像符号化におけるマクロブロック単位の適応モード判定を符号化ビット数最小化の規範でより厳密に行うことにより、圧縮符号化の効率をさらに向上させる最適符号化モード選択型動画像符号化方式を提供することにある - 特許庁 - In the wireless receiver receiving packet data of fixed length including a synchronization pattern every fixed period while judging whether the synchronization pattern exists or not, the synchronization pattern is judged to be synchronous even if it is shifted several bits from the fixed period.
同期パターンを含む固定長のパケットデータを一定周期毎にこの同期パターンが存在するかどうかを判断して受信するようにした無線受信機において、この同期パターンが一定周期から前後に数ビットずれていても同期していると判断するようにしたものである。 - 特許庁 - The other control signals also corresponding to the bits of the digital input signals are impressed to the switch relating to the respective current sources and the switch is switched between the relating shunt load and the common current bus in a prescribed time period after the relating current sources are turned ON.
これもデジタル入力信号のビットに対応する他の制御信号が、個々の電流源に関連するスイッチに印加され、関連電流源がオンになった後で所定の時間的期間をおいて関連分路負荷と共通電流バスとの間でスイッチを切り換える。 - 特許庁 - A data steering circuit 310 connects with N sub-channels of a memory, and dynamically operates memory access type data including the tiled or untiled memory access according to the access control signal, the address bits having been adjusted, and sub-channel identifiers associated with N sub-channels.
データステアリング回路３１０は、メモリにおけるＮ個のサブチャネルに接続し、アクセス制御信号、調整済みアドレスビット、および、Ｎ個のサブチャネルに関連付けられたサブチャネル識別子に従い、タイル状および非タイル状メモリアクセスを含むメモリアクセスタイプのデータを動的に操作する。 - 特許庁 - A control unit 8 reads external microphone information from the external microphone 1 connected to the external microphone connection shoe 3, judges the performance of the external microphone 1 on the basis of the read external microphone information, and controls the number of quantization bits and/or the sampling rate of the A/D converter 5.
制御装置８は、外部マイク接続シュー２に接続されている外部マイク装置２から外部マイク情報を読み出し、読み出した外部マイク情報から外部マイク装置２の性能を判断して、Ａ／Ｄコンバータ５における量子化ビット数及び／又はサンプリングレートを制御する。 - 特許庁 - By appropriately selecting voltages for the first and third levels, the relative phase shift between the optical bits can be adjusted to reduce harmful effects of optical bandpass filtering typically present in the WDM communication system, thereby reducing the number of decoding errors at the receiver.
第１のレベルと第３のレベルでの電圧を適当に選択することにより、光ビット間の相対的位相シフトは、ＷＤＭ通信システムに通常存在する光帯域フィルタリングの有害な影響を低減し、受信機側での復号化誤りの数を減少させるように調整され得る。 - 特許庁 - A status register 149 may comprise state machine busy bits, in a dual-channel memory, either interface may read the status register 149 at any time, whereas only the interface having a relatively high privilege level to access the memory array 143 may write to the status register 149.
ステータスレジスタ１４９はステートマシーンビジービットを含み、デュアルチャネルメモリにおいて、どちらかのインターフェースは、ステータスレジスタ１４９をいつでも読み出してもよく、一方では、メモリアレイ１４３にアクセスする比較的高い特権レベルを有するインターフェースのみが、ステータスレジスタ１４９に書き込んでもよい。 - 特許庁 - The variable-length coding apparatus converts quantized data obtained by quantizing image data into variable-length code data, generates a code data string having a predetermined data structure, and inserts padding bits and identifier into the variable-length code data base on an externally-input instruction.
画像データを量子化した量子化データを可変長符号化データに変換し、所定のデータ構造を有する符号化データ列を生成する可変長符号化装置は、外部からの指示に基づいてパディング・ビットおよび識別子を可変長符号化データに挿入することを特徴とする。 - 特許庁 - AN oversampling processing part 21 oversamples a PCM signal of 44.1 kHz in quantization frequency and 16 bits in quantization word length inputted from an input terminal 11 at a sampling frequency of 2×44.1 kHz and supplies the oversampling processing output to an adder 22.
オーバーサンプリング処理部２１は、入力端子１１から入力された量子化周波数４４．１ｋＨｚ、量子化語長１６ｂｉｔのＰＣＭ信号を、２×４４．１ｋＨｚのサンプリング周波数でオーバーサンプリングし、オーバーサンプリング処理出力を加算器２２に供給する。 - 特許庁 - There are provided the Takoyaki comprising wheat flour as a main raw material and ingredients obtained by mixing bits of octopus, Nemacystus, vegetable, fish and shellfish, etc., the method for producing the Takoyaki, and the sauce for Takoyaki obtained by mixing Ponzu sauce with Nemacystus ground into a gel-like state and finely cut Nemacystus.
小麦粉を主原料とし、たこ、もずく、野菜、魚介類等を混合させた具を入れることにより構成したことを特徴とするたこ焼き及びその製造方法および、ポン酢に破砕してゲル状としたもずくと細かくカットしたもずくを加えたことを特徴とするたこ焼き用のタレ。 - 特許庁 - The waveform display device displays the waveforms of logic signals of a plurality of bits arranged in parallel on a common display, and includes a trend display processing means for trend display of a digital value on a position of the logic signal waveforms designated by a cursor in a history direction.
複数ビットのロジック信号波形を共通の画面上に並列表示するように構成された波形表示装置において、前記ロジック信号波形のカーソルで指定される位置におけるデジタル値をヒストリ方向にトレンド表示するトレンド表示処理手段を設けたことを特徴とするもの。 - 特許庁 - Predetermined pulse voltages are applied between the first terminal 7 and the third terminal 9 and between the third terminal 9 and the second terminal 8 to reversibly change the resistance values of the first and second variable resistors 5, 6, thereby recording one bit or multiple bits of information.
第１の端子７と第３の端子９との間および第３の端子９と第２の端子８との間に所定のパルス電圧を印加して第１および第２の可変抵抗５，６の抵抗値を可逆的に変化させることにより１ビットあるいは多ビットの情報を記録する。 - 特許庁 - A CPU 15 decides an emergency warning broadcast to be already made, based on logic circuit output signals at a level depending on whether the emergency warning broadcast starting flag outputted from the logic circuit 14 is detected, and synchronizing bits of TS packets are detected.
サブＣＰＵ１５は、論理回路１４から出力される緊急警報放送起動用フラグが検出され、且つＴＳパケットの同期バイトが検出されるか否かに応じたレベルの論理回路出力信号に基づき緊急警報放送がなされていることを判定する。 - 特許庁 - In a frame structure in which a digital transmission device is directly connected to the telephone of the other end, and signals are multiplexed, the signals for controlling an extension call, response, an extension call out, and a release corresponding to each voice time slot are allocated to the separate signal bits of signal time slots.
デジタル伝送装置と対向先の電話機とを直接接続し、信号を多重化したフレーム構成において、信号用タイムスロットの個別信号用ビットに、各音声タイムスロットに対応した内線呼び出し、応答、内線発呼及び復旧の制御を行うための信号を割り当てる。 - 特許庁 - To prevent the decrease of substantial storage capacity due to the increase of blocks which are unused although the blocks include no defective bits in a memory system which uses a non-volatile semiconductor storage device such as a flash memory having a plurality of banks where data can be electrically written or erased.
フラッシュメモリのような電気的に書込み、消去可能であって複数のバンクを有する不揮発性半導体記憶装置を用いたメモリシステムにおいて、不良ビットを含まないにもかかわらず未使用になるブロックが多くなり実質的な記憶容量が減少するのを防止する。 - 特許庁 - To determine a leader with a probability "1" within a time proportional to n at most for the number n of hosts regardless of the form of a network and without sharing quantum bits having a correlative relationship between hosts in advance when the number of the hosts is known to each host constituting a distributed system.
分散システムを構成する各ホストにホスト数が知らされている場合に、ネットワークの形状によらず、また、予め相関関係を持つ量子ビットを各ホスト間で共有することなく、ホスト数ｎに対し、高々ｎに比例する時間内に確率１で高速にリーダを決定する。 - 特許庁 - A transmission device converts each unit data having the preliminarily determined number of bits, of input data to a time shift amount and cyclically shifts each sample in a preceding symbol including a plurality of samples, by the time shift amount to generate a symbol for the unit data and transmits the generated symbol.
送信装置は、入力データを予め定められたビット数単位の単位データ毎に、時間シフト量に変換し、複数のサンプルを含む前シンボル中の各サンプルを時間シフト量分だけ循環シフトすることにより、単位データに対するシンボルを生成し、生成されたシンボルを送信する。 - 特許庁 - To apply the Interleaved Frequency Domain Multiplexing (IFDM) to an uplink demodulation reference signal while keeping the number of bits of control information specifying a cyclic shift and an orthogonal cover code transmitted from a base station device to a mobile station device regarding the uplink demodulation reference signal to which the cyclic shift and orthogonal cover code are applied.
サイクリックシフト、オーソゴナルカバーコードが適用される上りリンク復調用参照信号において、基地局装置から移動局装置へ送信されるサイクリックシフト、オーソゴナルカバーコードを指定する制御情報のビット数を保ったまま上りリンク復調用参照信号にIFDMを適用する。 - 特許庁 - An SBW-ECU determines the shift position corresponding to an operation position of the shift lever based on a magnetic field change detected by a magnetic field detecting sensor arranged on a moving passage of the shift lever and a combination of digital signals of predetermined 3 bits which correspond to a plurality of shift positions, respectively.
ＳＢＷ−ＥＣＵは、シフトレバーの移動経路上に設けられた磁界検知センサにより検知された磁界変化と、複数のシフトポジションにそれぞれ対応した予め定められた３ｂｉｔのデジタル信号の組み合わせとに基づいて、シフトレバーの操作位置に対応したシフトポジションを判定する。 - 特許庁 - Based on the control signal supplied from the CPU 18, the drive circuit 20 controls the power of the signal output from the excitation coil 19 to ON or OFF, and based on a power control signal of multiple bits, the drive circuit 20 controls excitation currents flowing to the excitation coil 19 to multiple stages.
ドライブ回路２０は、ＣＰＵ１８から供給される制御信号により励磁コイル１９からの信号送信をオンまたはオフに制御するとともに、複数ビットのパワー制御信号によって励磁コイル１９に流す励磁電流を複数段階に制御する。 - 特許庁 - The predetermined data transfer instruction is provided with a register designation field(Rm, Rn) with a plurality of bits for explicitly designating the number of one register from a group of registers, and data transfer between the registers corresponding to numbers which are not less or not more than the number designated by the register designation field is instructed.
所定のデータ転送命令は、一群のレジスタの中から一つのレジスタの番号が明示的に指定される複数ビットのレジスタ指定フィールド（Ｒｍ、Ｒｎ）を有し、レジスタ指定フィールドで指定された番号以上又は以下の番号に対応するレジスタとメモリとの間のデータ転送を指示する。 - 特許庁 - In response to detecting the failure in the first link, at an IO device end, the first set of lanes is switched with the second set of lanes for exchanging the second set of bussed bits between the first PCIE bridge and the first IO device over the second link using the second set of lanes.
第１のリンクにおける故障の検出に応答して、第１のＰＣＩＥブリッジと第１のＩＯデバイスとの間で、第２のレーン・セットを用いて第２のリンクを介して第２のバス伝送ビット・セットを交換するために、ＩＯデバイス・エンドにおいて、第１のレーン・セットを第２のレーン・セットにスイッチする。 - 特許庁 - A time device expresses extract algorithm with current time as a bit train, the algorithm is executed to a plurality of IDs comprising a bit tray where several bits are connected from the most significant bit, and a plurality of decrypted keys obtained by executing the algorithm to the plurality of IDs are outputted.
タイム装置は、エクストラクト・アルゴリズムを、現在時刻をビット列として表現したもので、上から数ビット連結してできるビット列で構成された複数のＩＤに対して施し、前記複数のＩＤに対して前記アルゴリズムを実施して得られた複数の復号化鍵を出力する。 - 特許庁 - A generating circuit 11 allocates a luminance signal Y to an integer value within an integer range of 1 to 254 narrower than an integer range of 0 to 255 which can be represented with eight bits, and allocates a color difference signal CB/CR to an integer value within the integer range of 1 to 254 narrower than the integer value of 0 to 255.
生成回路１１は、輝度信号Ｙを、８ビットで表現可能な0乃至255の整数範囲より狭い1乃至254の整数範囲の整数値に割り当て、色差信号CB/CRを、それぞれ、0乃至255の整数範囲より狭い1乃至254の整数範囲の整数値に割当てる。 - 特許庁 - The command judgment circuit 26 identifies flag bits of the command, judges whether or not demand sector is stored in a buffer RAM, and gets a sector information readout register 23 to read out sector information via a readout address generation circuit 20 when target sector is stored in the buffer RAM.
コマンド判定回路２６は、コマンドのフラグビットを認識し、要求セクタがバッファＲＡＭに記憶されているか否かを判定し、目標セクタがバッファＲＡＭ内に記憶されていた場合、読出アドレス発生回路２０を介してセクタ情報をセクタ情報読出レジスタ２３に読み出させる。 - 特許庁 - When an analyzing unit 217 outputs information that the color component of an input image is 16 bits, a bit shifting unit 209 multiplies the quantizing table of the unit 111 by two to the power of 8 or multiplies by two to the power of 8+1, and stores it in a quantizing table storing unit 211.
解析部２１７より、入力画素の色成分が１６ビットである情報が出力された場合、ビットシフト部２０９は量子化テーブル格納部１１１の量子化テーブルを２の８乗倍、もしくは２の８乗＋１倍し、量子化テーブル格納部２１１に格納。 - 特許庁 - This data input/data output control device and method wherein a plurality of write or read data configured of m=2^n+k bits (m, n, and k are integers) can be accessed during one clock cycle of an external clock signal.
本発明は、ｍ＝２^ｎ＋ｋビット（ここで、ｍ、ｎ、及びｋは整数）で構成される複数個のライトまたはリードデータが外部クロック信号の１クロックサイクル内にアクセスすることのできるデータ入力及びデータ出力制御装置とデータ入力及び出力制御方法を提供する。 - 特許庁 - Then an offset from a top of code data when the coincident number of lines is found out by this discrimination is stored in the number of bytes or bits (step S3), the line from which the offset information is acquired is forcibly re-compressed in the horizontal mode of the MMR(modified MR(Modified Relative element address designate)) code (step S4).
そして、この判定で一致するライン数が見った時点の符号データの先頭からのオフセットをバイト数及びビット数で記憶し（ステップＳ３）、オフセット情報を取得したラインについては再圧縮する際に強制的にＭＭＲ符号の水平モードで再圧縮する（ステップＳ４）。 - 特許庁 - Furthermore, a code error correction means rearranges each hamming code block in the unit of bits, preferably a plurality of syndrome registers calculate the error syndrome of the hamming code block and a code error for each hamming code block is corrected by selection of memory planes, based on the arithmetic result.
また、符号誤り訂正手段を各ハミング符号ブロックに渡ってビット単位で並び換えを行い、好ましくは、複数面のシンドロームレジスタをハミング符号ブロックの誤りシンドロームを演算し、その演算結果に基づき各ハミング符号ブロックの符号誤り訂正を面切換により行う。 - 特許庁 - Preferably, the step of inserting the test points includes controlling directly scan flip-flops of the circuit in the second time-frame requiring a number of scan flip-flops to be specified in the first time-frame for reducing the number of specified bits to detect transition faults.
好ましくは、試験点を挿入するステップは、遷移故障を検出するために指定されるビットの個数を減らすために、複数のスキャンフリップフロップが第１時間フレームで指定されることを必要とする回路のスキャンフリップフロップを第２時間フレームに直接に制御することを含む。 - 特許庁 - A turbo decoder 50 of the read/ write channel 5 has a end bit processing function of adding a necessary irreducible end bit array for ending decoding processing using a trellis to an RSC series and deleting the end bits from an APP decoded series.
リード／ライトチャネル５のターボコーデック５０は、データ記録再生時に、ＲＳＣ系列に対してトレリスを利用した復号化処理を終了させるための必要最小限の終端ビット列を付加し、またＡＰＰ復号化系列から当該終端ビットを削除する終端ビット処理機能を有する。 - 特許庁 - The data transfer control device includes an interface circuit 92 for performing interface processing with a host device 5 connected through a system bus, and a link controller 90 for analyzing a packet received through a serial bus, and outputting data having data unit of K bits to the interface circuit 92.
データ転送制御装置は、システムバスを介して接続されるホストデバイス５との間でのインターフェース処理を行うインターフェース回路９２と、シリアルバスを介して受信したパケットの解析を行い、１つのデータ単位がＫビットとなるデータをインターフェース回路９２に出力するリンクコントローラ９０とを含む。 - 特許庁 - A projected address on the target processor forms the sum of an offset (D) that is greater than or equal to a first offset (D_1) of a base register-relative instruction and less than a difference (max-min), and contents of a base register (R) and projects the sum onto a cyclical address space with addresses having a length of n bits.
目標プロセッサ上の投影されたアドレスは、ベースレジスタ相対命令の第１のオフセット（Ｄ_１）以上であり、差（ｍａｘ−ｍｉｎ）未満のオフセット（Ｄ）及びベースレジスタ（Ｒ）の内容の和を形成し、ｎビットの長さを有するアドレスで巡回アドレス空間に和を投影する。 - 特許庁 - To keep a code limit on an RLL (Run Length Limited) code sequence when performing ECC (Error Correcting Code) coding after performing RLL coding, to eliminate the insertion of additional bits which deteriorate a coding rate for an ECC parity sequence, and to easily perform both soft decision decoding and hard decision decoding at a decoding side.
RLL符号化を行った後にECC化を行う場合に、RLL符号系列の符号制限を乱さず、ECCのパリティ系列に対して符号化率の劣化を招く付加ビットの挿入を行なわず、かつ、復号側において軟判定復号および硬判定復号のどちらも容易に行うことができるようにする。 - 特許庁 - A data conversion apparatus is provided with a first data converter for reducing the number of bits of an input signal, a second data converter for converting a format of the first output signal, and a third data converter for converting into a code which corresponds to the history of an output of the second data converter.
入力信号のビット数を低減する第1のデータ換器と，前記第１の出力信号のフォーマットを変換する第2のデータ変換器と，前記第2のデータ変換器出力の履歴に応じた符号に変換する第3のデータ変換器を有する，データ変換装置を提供する。 - 特許庁 - To make the inclination of a voltage waveform to be generated larger than that of the prior arts by improving a resolution of the voltage waveform to be generated without increasing the numbers of resistors and switches in a resistor ladder type voltage generation circuit, and to prevent an analog/digital conversion period from being elongated even if the number of bits is increased.
抵抗ラダー型電圧発生回路において、抵抗とスイッチの数を増やすことなく、発生する電圧波形の分解能を上げてその電圧波形の傾斜を従来よりも大きくすると共に、ビット数が増大しても、アナログデジタル変換期間の増大を招かないようにする。 - 特許庁 - The transmitting part considers extended transmission codes by inserting K-1 zeros following each element of the transmission codes, performs the spread processing to each information bit of the transmitted data by the extended transmission codes, adds sequences corresponding to K information bits by shifting the sequences by one chip to be considered as a transmission sequence.
送信部は、送信符号の各要素に続いてＫ−１個の０を挿入した拡大送信符号とし、送信データの各情報ビットに拡大送信符号による拡散処理を施し、Ｋ個の情報ビットに対応する系列を１チップずつシフトして加算し送信系列とする。 - 特許庁 - When a DCI format is arranged in the area where a common search area overlaps a mobile station apparatus specific search area in step S101, a mobile station apparatus and a base station apparatus compare the numbers of bits of DCI formats computed in step S100 (S102).
ステップＳ１０１において、共通探索領域と移動局装置固有探索領域が重複している領域にＤＣＩフォーマットが配置される場合、移動局装置と基地局装置は、ステップＳ１００で計算したＤＣＩフォーマットそれぞれのビット数を比較する（ステップＳ１０２）。 - 特許庁
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