「bits」を含む例文一覧(6183)
＜前へ 1 2 .... 112 113 114 115 116 117 118 119 120 .... 123 124 次へ＞- The accurate processing of the bit resolution of the image data input to filter processing means 152 and 154 and adder means 155 to the bit higher by ≥2 bits than the bit resolution of the added image data D3 is made possible and the added images of the high quality may be obtained.
フィルタ処理手段１５２，１５４および加算手段１５５に入力される画像データのビット分解能が加算画像データＤ３のビット分解能よりも２ビット以上高く、精度のよい処理を行なうことができるようになり、高画質の加算画像を得ることができる。 - 特許庁 - Concerning input PCM data 101 of input p bits, the two output data, corresponding to the nearest representative point to the input PCM data 101 are acquired, by acquiring an high order q-bit value and referring the distortion conversion table 18, on the basis of the value.
入力されたｐビットの入力ＰＣＭデータ１０１について、上位ｑビットの値を取得し、この値をもとにディストーション変換テーブル１８を参照することで、入力ＰＣＭデータ１０１に最も近い代表点に対応する２個の出力データを取得する。 - 特許庁 - When it is possible to perform the exchange between the upper bit and the lower bit to all the bits of the inputted address signal even if endian of the non-volatile memory and endian of an access subject thereof differ, address allocation directions to a data area are equalized in both of the non-volatile memory and the access subject.
不揮発性メモリのエンディアンとそのアクセス主体のエンディアンとが相違しても、入力アドレス信号の全ビットに対し上位と下位の入れ換えを行えれば、不揮発性メモリとそのアクセス主体との双方でデータ領域に対するアドレス割り当て方向が等しくなる。 - 特許庁 - Since, while at least one false is contained in output bits of a counter 1 for counting the number of basic clock signals between outputs of an encoder, the output of a NAND circuit 4 is false and the results are looped back to an AND circuit 5, the counter 1 is incremented.
エンコーダ出力間における基本クロック信号数をカウントするカウンタ１の出力ビットのうち、少なくとも１つの偽が含まれている間は、否定積回路４の出力は真となり、クロック信号とともに論理積回路５にループバックされるため、カウンタ１はインクリメントされていく。 - 特許庁 - A memory controller 133 has an accessing means for receiving a request for access to an SDRAM 140 from masters (1 to M) and accessing a bank, corresponding to a bank address indicated by a bit, in a preset bit position among the bits constituting an address included in the access request.
メモリーコントローラー１３３は、マスター（１〜Ｍ）からのＳＤＲＡＭ１４０へのアクセス要求を受け付け、当該アクセス要求に含まれるアドレスを構成するビットのうち、予め設定されたビット位置のビットが示すバンクアドレスに対応するバンクにアクセスするアクセス手段を有する。 - 特許庁 - The serial communication system successively transmits data by every one bit by coupling between a master 1 and a slave 2 by a serial interface 3 only with one wire, transmits the synchronization trigger in order to synchronize data transmission and transmits data with the prescribed number n(>1) of bits between the synchronization trigger and the next synchronization trigger.
マスター１とスレーブ２の間を１線のみのシリアル・インタフェース３で結合してデータを１ビットずつ順次送信するシリアル通信方式で、同期をとるための同期トリガを送信し、この同期トリガと次の同期トリガとの間に所定数ｎ（＞１）ビットのデータを送信する。 - 特許庁 - To provide a discontinuous transmission bit processing method for a multirate modulation scheme for transmitting discontinuous transmission bits by defining an average value of I and Q signal axes as an allocation signal to a signal set fixedly having remaining bit values except for an inserted DTX bit.
挿入されたＤＴＸビットを除いた残りのビット値を固定的に有する信号集合に対して、Ｉ及びＱ信号軸に対する平均値を割当信号にして、非連続伝送ビットを伝送する多重レベル変調方式のための非連続伝送ビット処理方法を提供しようとする。 - 特許庁 - In addition, as for determination of an entry address of the memory, the memories divided into two banks by even and odd number entry are prepared by similarly noticing that a part of the bits of the addition result is used, both banks are operated by defining the partial addition result as entry, one result is selected and outputted.
また、メモリのエントリアドレスの決定も同様に加算結果の一部のビットを利用することに注目し、偶数・奇数エントリで２バンクに分割したメモリを用意して、部分加算器結果をエントリとして両方のバンクを動作させ、一方の結果を選択して出力する。 - 特許庁 - Changing an outer parity number added to audio data in response to a ratio of a frame frequency (e.g. 24 Hz or 30 Hz) of a video signal can keep the outer code length the same so as to make the sampling frequency and number of bits of audio data to be recorded/reproduced identical without the need for converting the sampling frequency.
映像信号のフレーム周波数（例えば、２４Hzや３０Hz）の比率に応じて、音声データに付加するアウタパリティ数を変えることで、外符号長を同一とし、サンプリング周波数を変換することなく、記録再生する音声データのサンプリング周波数やビット数を同一とする。 - 特許庁 - A bit mapping function 22 of a client-side modem 20, which can make high-speed communication with an incoming ISP 10 through a codec 2 in a central office CO, maps digital signals on symbols, each having bits the number of which is smaller than the maximum value decided by the number of slicing levels of an A/D(analog/digital) converter.
上りのＩＳＰ１０へ、電話局ＣＯ内のコーデック２を経て高速通信しうるクライアント側モデム２０のビットマッピング機能２２は、ディジタル信号を、それぞれの記号がＡ／Ｄ変換器６のスライシングレベルの数により定められる最大値よりも少ないビットを有する前記記号にマップする。 - 特許庁 - When a sub digital signal of N bits is outputted in at least one of the stages in the pipelined A/D converter, the stage gain of a transfer function is 2^N-K-1, the number of returns is 2^N-2 and an integer K satisfies a relation of 1≤K≤N.
そして、本発明の１つの実施形態に係るパイプライン型Ａ／Ｄコンバータは、複数のステージのうち少なくとも１つのステージは、Ｎビットの副デジタル信号を出力する場合に、伝導関数のステージゲインが２^N-K-1で、且つ折返し数が２^N−２となり、整数Ｋが１≦Ｋ≦Ｎの関係を有している。 - 特許庁 - The information processing system for arithmetically processing input data in accordance with a processing procedure and outputting processed data is provided with x operation units 7-1 to 7-x for executing operation by the maximum operation accuracy of n bits based on the processing procedure and plural cascade connection terminals for mutually connecting x operation units 7-1 to 7-x.
入力データに対して、処理手順に従って演算処理して出力する情報処理システムは、処理手順に基づいてそれぞれ最大演算精度ｎビットにて演算するｘ個の演算ユニットと、ｘ個の演算ユニット同士の複数のカスケード接続端子とを有する。 - 特許庁 - To provide a semiconductor memory and a control method for the same which are capable of holding memory of more than 2 bits per memory element even if it is scaled down, performing stable operation, and preventing malfunctions such as a rewrite fault caused by level drop of a power source voltage supplied from outside.
微細化しても１メモリ素子あたり２ビット以上の記憶保持と安定した動作ができると共に、外部から供給される電源電圧のレベル低下に起因する書換え不良などの誤動作を防止できる半導体記憶装置およびその制御方法を提供する。 - 特許庁 - The 2nd means is provided with a means that obtains a calculated value on the basis of the difference up to prescribed bits, a means that compares the calculated value with the prescribed 1st threshold, and a means that specifies a channel at that time for the reception channel when the calculated value is higher than the prescribed 1st threshold.
第２の手段は、所定ビットまでの差分に基づいた計算値を求める手段と、計算値を所定の第１のしきい値と比較する手段と、計算値が所定の第１のしきい値よりも大きいときに、そのときのチャネルを受信チャネルであると特定する手段と、を有する。 - 特許庁 - At least one code is applied to an information bit of each level in a designated subset among all level sets, the information bit with respect to the level in the designated subset is coded and information bits with respect to levels in subsets that are not designated are not coded.
レベルの全セットのうち指定されたサブセットにおける各レベルの情報ビットの部分に少なくとも１つの符号を適用し、指定されたサブセットにおけるレベルに対する情報ビットの部分は符号化され、指定されないサブセットにおけるレベルに対する情報ビットの部分は符号化されない。 - 特許庁 - To provide a device and method for limiting a run-length, capable of applying a high rate run-length limiting processing to a digital data sequence to be recorded on an information recording medium with suppressed number of redundant bits, easily and with a simple configuration.
この発明は、情報記録媒体に記録するデジタルデータ列に対して、簡易な構成で容易に冗長ビット数を少なく抑えた高レートなラン長制限処理を施すことを可能としたラン長制限装置及びラン長制限方法を提供することを目的としている。 - 特許庁 - Bit map image data corresponding to an alphabet 'A' is developed in a print developing buffer and, in case of heading print, respective bits composing the bit map image data are read out sequentially from an upper line to a lower line and from left to right in each line before being fed to a print head and printed.
アルファベットの「Ａ」に対応するビットマップイメージデータが印字展開バッファに展開され、ビットマップイメージデータを構成する各ビットが、頭出し印字の場合、上のラインから下のラインへ順に、かつ各ラインにおいては、左から右の順に読み出され、印字ヘッドに供給されて印字される。 - 特許庁 - Whereby the plurality of indoor units 3 can be identified by the combination of two kinds of identification numbers, the number of identifiable indoor unit can be increased without increasing the number of bits of an address, and the common indoor unit 3 can be used regardless of the capacity of the outdoor unit 1.
これにより、複数の室内機３を２種類の識別番号の組み合わせで識別することができ、アドレスのビット数を増やすことなく識別可能な室内機の台数を増やすことができるので、室外機１の容量にかかわらず共通の室内機３を用いることができる。 - 特許庁 - A pattern switch unit 15 inputs fixed pattern bits generated by a fixed pattern number generator 14 to an exclusive OR unit 12 based on the address information of the position, where watermark embedment data should be embedded from an embedment position specifying unit 16.
パターン切替器１５は、埋め込み位置特定器１６からの、透かし埋め込みデータを埋め込む位置のアドレス情報をもとに、情報を埋め込むアドレスに達したときに、固定パターン数発生器１４により発生された固定パターンビットを排他的論理和器１２に入力する。 - 特許庁 - The error bit control part 16 has a function for comparing an error amount detected by the error detecting part 15 with a preset regulation amount and requesting the ADSL interface part 14 to reduce the number of bits of each bit when the error amount becomes equal to or greater than the regulation amount.
エラー・ビット制御部１６は、エラー検出部１５で検出されたエラー量と予め設定された規定量とを比較し、エラー量が規定量以上になるとＡＤＳＬインターフェース部１４に対して各トーンのビット数を減らすように要求する機能を有する。 - 特許庁 - During the development of a user program, the bits in the peripheral circuit control register 24 that correspond to the peripheral resources mounted in a product chip are preset whereby an evaluation chip can be made to have functional specifications equivalent to those of the product chip so as to prevent the user program from being developed in the wrong way.
ユーザプログラムの開発時に、製品チップに搭載される周辺リソースに対応する周辺回路制御レジスタ２４のビットをセット状態に予め設定することで、エバチップの機能仕様を製品チップと等価にすることができ、誤ったユーザプログラムの開発を防止できる。 - 特許庁 - When the system detects an idle channel, the system replaces an adaptive differential pulse code modulation system for an optional input voice signal with a pulse code modulation system and increased number of bits is transmitted through an idle channel in the voice signal transmission method and the voice signal transmission system.
空きチャネルを検出すると、任意の入力音声信号の符号化方式を適応差分パルス符号変調方式からパルス符号変調方式に切り替え、増加したビット分を空きチャネルで伝送する音声信号伝送方法及び音声信号伝送システムである。 - 特許庁 - This data conversion apparatus includes a first data converter for reducing the number of bits of an input signal, a second data converter for converting the format of the first output signal, and a third data converter for conversion into a code which corresponds to the history of the output from the second data converter.
入力信号のビット数を低減する第1のデータ換器と，前記第１の出力信号のフォーマットを変換する第2のデータ変換器と，前記第2のデータ変換器出力の履歴に応じた符号に変換する第3のデータ変換器を有する，データ変換装置を提供する。 - 特許庁 - To provide an OFDM transmission apparatus whereby an OFDM receiving apparatus requires only a small computation complex in the case of performing macro diversity reception, causes small deterioration in channel estimate accuracy due to interference, is enough for simple control, and can reduce a bit error rate after decoding bits generated by communication path coding.
受信機側でマクロダイバーシティ受信を行う場合に計算量が少なく、干渉によるチャネル推定精度の劣化が小さく、制御が簡単で、通信路符号化により生成したビットの復号後ビット誤り率を低減出来るＯＦＤＭ送信機を提供する。 - 特許庁 - To provide a system wherein a verifying side such as an RFID reader is not allowed to have secret information and validity of ID information is verified off-line, and even a small RFID tag which transmits only information of hundreds of bits guarantees the validity of ID information.
ＲＦＩＤリーダ等，検証する側に秘密情報を持たせず，オフラインでＩＤ情報の正当性を検証し，且つ数百ｂｉｔの情報しか送信することができない小型のＲＦＩＤタグでもＩＤ情報の正当性を保証するシステムを提供すること。 - 特許庁 - The gradation prescribing bit string GPB consists of bits which correspond to a plurality of points of time within the selection period in time series and indicate whether each of these points of time is a point of time when a period corresponding to some gradation has elapsed after the start of the selection period or not.
階調規定ビット列ＧＰＢは、選択期間内の複数の時点に時系列的に対応するビットであって、これらの各時点が当該選択期間の開始からいずれかの階調に応じた時間長を経た時点に該当するか否かを示すビットからなる。 - 特許庁 - The host PC computing element 411 adds or subtracts the current value of the host PC 403 and the value of high-order 29 bits of the PC relative value or the number of carry from the slave PC computing element 405 as the case may be and sends the operated result to the host PC 403 as an update value.
上位ＰＣ演算器４１１は、現在の上位ＰＣ４０３の値と、ＰＣ相対値の上位２９ビットの値と、場合により下位ＰＣ演算器４０５からの桁上り数とを加算叉は減算し、その演算結果を更新値として上位ＰＣ４０３に送る。 - 特許庁 - Next, the block unit interleaver performs interleave B being processing for input of data with respect to (NC-ND)×NB×NA bits being a parity part of an inner code indicated as P in the product code in the order of the column direction as one direction by NB bit, and for reading the data in an order of a row direction as another direction.
次に、ブロック単位インタリーバは、積符号のうち、Ｐに示される内符号のパリティ部分である（NC-ND）×NB×NAビットに対して、データを、NBビット毎に、一方の方向としての列方向の順に入力し、他方の方向としての行方向の順に読み出す処理であるインタリーブＢを行う。 - 特許庁 - When executing logical operations of (2 by n) bits with a linkage between those operations, for example, if X address is set as the higher digits, in the first operation section 30, a carry operation unit 304 operates the carry bit in advance with accepting direct inputted values to provide the carry bit to the operation section 40.
これらをリンクして（２×ｎ）ビットの論理演算をする場合に、たとえばＸアドレスを上位桁とすると、第１の演算部３０は直接の入力値を受けてそのキャリービットをキャリー演算ユニット３０４においてあらかじめ演算して第２の演算部４０に供給する。 - 特許庁 - Since the ducted rocket engine 2 is an engine capable of operating until the missile 1 bits a target, power is continuously generated during operation of the missile, and by commonly using fuel, miniaturization is made possible, and the space inside the missile can be saved.
ダクテッドロケットエンジン２は飛しょう体１が目標に会合するまで運転可能なエンジンであるため、飛しょう体作動期間中継続的な発電が可能となり、さらに燃料を共通化したことにより小型化が可能となり、飛しょう体内部の省スペース化が図られる。 - 特許庁 - When the processing for making the video signal to be multilevels is not applied to the signal, the circuit 3 is made to be substantially in-operative by making lower bits to be used in error diffusion all zero before the video signal is inputted to the circuit 3.
誤差拡散処理回路３によって多階調化処理を施さない場合は、誤差拡散処理回路３に映像信号を入力する前に予め誤差拡散に用いる下位ビットを全て０とすることにより、誤差拡散処理回路３を実質的に不動作とする。 - 特許庁 - In the liquid crystal display device, a timing control part includes a logic circuit for correcting n-bit original image data inputted from the outside to m-bit first correction data and a multi-level data making part for converting the m-bit first correction data to second correction data of n or less bits.
液晶表示装置で、タイミング制御部は外部から入力されるｎビットの原始画像データをｍビットの第１補正データに補正する論理回路と、ｍビットの第１補正データをｎビットまたはｎビットより小さいビットの第２補正データに変換する多階調化部を含む。 - 特許庁 - When data written to a memory device 3100 contains a particular pattern, the particular pattern is converted into reduced noise data having a smaller number of bits to be reversed (3034), and the data converted is output to a memory device 3100, together with a code (3032) indicating the content converted.
メモリデバイス３１００への書込みデータが特定のパターンを含む場合にその特定のパターンを、反転するビットの数がより少ない省ノイズデータに変換し（３０３４）、その変換内容を示すコード（３０３２）とともに、その変換されたデータをメモリデバイス３１００に出力する。 - 特許庁 - For each figure of binary bits addresses, parity codes of data corresponding to all binary bit addresses of which the figure is '0' and parity codes of data corresponding to all binary bit addresses of which the figure is '1' are generated respectively for write-in data and read-out data.
２進ビットアドレスの各桁について、その桁が"０"である全ての２進ビットアドレスに対応するデータのパリティ符号と、その桁が"１"である全ての２進ビットアドレスに対応するデータのパリティ符号とからなる第１パリティ符号が、書き込みデータと読み出しデータとについてそれぞれ生成される。 - 特許庁 - The digital value 11 is set to 0 when all the values of bits of parallel data 10 are set to 0, no pulse is generated in that case, thereby the control part 150 opens the switch means 132 to block the passage of a clock signal 12, and the serializer 131 is not operated.
デジタル値１１が０となるのは並列データ１０のビットの値がすべて「０」となっているときであり、この場合にはパルスを発生させないことから、制御部１５０はスイッチ手段１３２を開にしてクロック信号１２の通過を阻止し、シリアライザ１３１を動作させない。 - 特許庁 - The circuit is equipped with the frame memory 3 of a memory capacity depending on the number of bits of the inputted video signal and the number of display cells of the display element 4 as the frame memory 3 for temporarily saving the video signals for one frame component or one field component before outputting the same to the display element 4.
１フレーム分或いは１フィールド分の映像信号を表示部４への出力前に一時的に保存するためのフレームメモリ３として、入力される映像信号のビット数及び表示部４の表示セル数に依存するメモリ容量のフレームメモリ３を備える。 - 特許庁 - This bit number is selected according to a prescribed bit number required for a frame buffer and in order to keep precision within the bit numbers of individual values, the representation in a fixed point engine contains additional bits in comparison with the bit number of a color value to be sent to the frame buffer.
このビット数は、フレーム・バッファによって必要とされる所定のビット数に従って選択され、各々の値のビット数内で精密度を維持するため、固定小数点エンジンの中の表示は、フレーム・バッファへ送られるカラー値のビット数と比較して追加のビットを含む。 - 特許庁 - The specific pieces of information relating to the manufacture of the ink container stored in storage elements 80K and 80F to be mounted onto ink cartridges 107K and 107F are stored at specific addresses that respectively occupy a combination of minimum bits required for the storage of respective corresponding pieces of information.
インクカートリッジ１０７Ｋ、１０７Ｆに搭載の記憶素子８０Ｋ、８０Ｆに記憶するインク容器の製造に関連する情報を、各情報に応じてその情報を記憶するために要求される最低限度のビット数領域の組み合わせにて各アドレスに格納する。 - 特許庁 - The 8-bit code outputted by the 7/8 coding encircuit 10 is fed to a signal processing system of the latter part for performing processing for generation of a recording signal, and the like, for recording on an information recording media, such as a magnetic tape, and the like, and also fed to a state determination circuit 12 for the 8 bits.
７／８符号化回路１０が出力する８ビット符号は、磁気テープ等の情報記録媒体に記録するための記録信号を生成する等の処理を行う後段の信号処理系に供給されると共に、８ビット用状態判定回路１２に供給される。 - 特許庁 - A microcomputer 201 reads only music playback starting position information among bits of first TOC information, and reads audio information from the playback starting position based on the playback starting position information in accordance with a disk playback program recorded in a ROM 202 during the reading of the TOC information.
マイコン２０１は、ＲＯＭ２０２に記録されたディスク再生プログラムに従って、ＴＯＣ情報の読み込み時、最初にＴＯＣ情報のうち曲の再生開始位置情報のみを読み込み、その再生開始位置情報に基づく再生開始位置から音声データを読み込む。 - 特許庁 - A dish-like rotating body 3 is provided on a tip of an excavator body 2, a large number of crushing bits 3c are provided on an expanded inner side of the rotating body 3, and a rotatable-revolvable crushing part 4 having a crushing bit 4a on the outer circumference is provided on the position eccentric from the center of the rotating body 3.
掘削機本体２の先端に回転する皿状の回転体３を設け、回転体３のはり出した内側に破砕ビット３ｃを多数設け、回転体３の中心より偏心した位置に外周に破砕ビット４ａを多数設けた回転する自転公転破砕部４を設けた。 - 特許庁 - An important common element, generally appearing in both FTAs/EPAs and BITs, however, is the provision of the right of a party to unilaterally request a binding ruling of a dispute settlement body on certain disputes. Such commonality is fundamental to dispute settlement procedures.
しかしながら、紛争解決手続の中核的な規定 である締約国が単独で当該紛争について紛争解 決組織に拘束力のある判断を求める権利は、多 くの協定に規定されており、この点が数ある FTA/EPA 及びBIT の間で重要な共通項とな っている。 - 経済産業省 - It is generally provided in BITs that an arbitral tribunal shall consist of a total of three (3) arbitrators, with each party selecting one such arbitrator, and each selected arbitrator then mutually agreeing upon the third arbitrator (who shall be the chairperson).
BIT においては、仲裁廷は３人の仲裁人から構 成され、そのうち２人については両締約国が１人 ずつ選任し、議長となる３人目の仲裁人の選任方 法については、先に選任された２人の仲裁人の合 意によると規定するものが一般的である。 - 経済産業省 - Japan has entered into only 3 EPAs and 11 BITs which have entered into force, each a relatively small number in comparison with other developed countries. Nevertheless, it is believed that the number of regional or bilateral agreements between Japan and other countries will increase, as indicated by the recent movement toward economic integration in East Asia.
我が国においては発効済みのEPA は３協 定、BIT は11協定と、他の先進国と比較して比 較的少ない数に止まっているが、近年の東アジ ア経済統合に向けた動きが示すとおり、今後、 我が国と他国による地域・二国間協定の締結数 が増加することは明かである。 - 経済産業省 - The circuit relates to a multi-level shifter circuit for a flat-panel source driver, comprising a voltage dropper for dropping a source voltage and outputting a dropped source voltage, and a plurality of level shifters to which the dropped source voltage is applied in common to receive data bits and convert the level of the data.
電源電圧を降下させて、降下された電源電圧を出力する電圧降下部、及び降下された電源電圧を共通に使用し、複数ビットのデータを受けて、そのレベルを変換させる複数個のレベルシフタを備えることを特徴とする平面パネルソースドライバのマルチレベルシフタ回路。 - 特許庁 - Some old type BITs broadly define the subject disputes as “any legal dispute that may arise out of investment made by an investor of either Contracting Party” (Agreement between Japan and Mongolia concerning the Promotion and Protection of Investment, Article 10.1), while some limit the coverage of dispute settlement to a “dispute concerning amount of compensation” in the case of expropriation (Agreement between Japan and The People’s Republic of China Concerning the Encouragement and Reciprocal Protection of Investments, Article 11.2).
古いタイプのBIT では、単に対象となる紛争を「投資家と締約国の間で生ずるあらゆる投資に関する意見の相違」と広く規定するもの、あるいは逆に「収用が起きた場合の補償額」のみ紛争処理対象として限定するものもある。 - 経済産業省 - To provide a device and method for limiting a run-length of a digital data sequence to be recorded on an information recording medium at a high rate with suppressed number of redundant bits easily with a simple configuration.
この発明は、情報記録媒体に記録するデジタルデータ列に対して、簡易な構成で容易に冗長ビット数を少なく抑えた高レートなラン長制限処理を施すことを可能としたラン長制限装置及びラン長制限方法を提供することを目的としている。 - 特許庁 - The half duplex to full duplex conversion device is configured to switch the half duplex communication transmitting circuit from a high-impedance state to a connecting state in the case where a "low" state is confirmed after consecutive "high" states comparable to n bits or more in an electrical signal.
本願発明の半２重−全２重変換装置は、電気信号においてｎビット以上に相当する連続するＨｉｇｈ状態の後に、Ｌｏｗ状態が確認された場合に、半２重通信用送信回路をハイインピーダンスの状態から接続状態に切り替える構成とした。 - 特許庁 - Components easily procured can be used for cell transmission between sub systems, boards or components, and dimensioning and connection data tables required for a processing unit can be decreased through in-band control using the D-bits released after revision of a connection identifier range to preserve an ATM cell header size as a whole.
接続識別子範囲を変更後に解放されたＤビットを使用し、全体としてＡＴＭセルヘッダサイズを保存する帯域内制御により、サブシステム、ボードまたはコンポーネント間のセル伝送に調達容易なコンポーネントを使うことができる、ほか、処理ユニットに必要なディメンショニングと接続データテーブルを低減させる。 - 特許庁 - A horizontal adjacent data change reduction part 17 transmits polarity signals which have less bits changing from the last internal video data ID between an inverted signal of the operation results and a polarity signal showing a negative polarity, and a signal representing the operation results itself and a polarity signal indicating a positive polarity as current internal video data ID.
水平隣接データ変化削減部１７は、演算結果の反転信号および負極性を示す極性信号と、演算結果自体を示す信号および正極性を示す極性信号とのうち、前回の内部映像データＩＤから変化するビットの少ない方を、今回の内部映像データＩＤとして送信する。 - 特許庁
