「bits」を含む例文一覧(6183)

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  • A plurality of conical bits disposed to an outer peripheral section at the frontest end of a conical cutting drum 2 or a plurality of rotatably supported discoidal crushing cracking edges 7 cut the ground surface and are abutted against an exposed natural ground 11 first, crush and crack the baserock and form a first circular ditch.
    円錐形状をした切削ドラム２の最先端外周部に配設された複数のコニカルビット又は回転自在に支持された複数の円盤型圧壊破砕刃７は地表面を切削し露出した地山１１に最初に当接し，岩盤を圧壊破砕し，最初の円形の溝を形成する。 - 特許庁
  • The patterned media 1 which sets recorded bits 8 made by intervals of a single pattern for every zone 2 in the circumferential direction is mounted on a drive to measure the degree of eccentricity of the patterned media 1 by a servo signal and increase and decrease frequency of the clock for recording/reproducing based on the measured degree of eccentricity.
    円周方向に各ゾーン２毎に単一のパターン間隔で作られた記録ビット８を設けたパターンドメディア１をドライブに搭載し、サーボ信号よりパターンドメディア１の偏芯量を測定し、測定したその偏芯量に基づいて記録再生のクロックの周波数を増減させる。 - 特許庁
  • An effective range selecting circuit 58 selects an eight-bit effective range wherein the height data (h) are converted into a luminance signal to be displayed out in a range of up to twenty-bits of the height data (h), converts the height data (h) in the range into eight-bit data h', and passes the data to an image signal generating circuit 59.
    有効範囲選択回路５８は、高さデータｈの最大２０ビット分の範囲のうち、輝度信号に変換して表示出力すべき８ビット分の有効範囲を選択し、その範囲内の高さデータｈを８ビットデータｈ’に変換して画像信号生成回路５９に渡す。 - 特許庁
  • The channel detector comprises a plurality, D, of map detectors operating in parallel, wherein each of the map detectors generates N/D log-likelihood ratio values per 1/N-rate clock cycle and wherein at least one of the plurality of MAP detectors constrains each of the bits.
    チャネル検出器は、並列に動作する複数Ｄ個のＭＡＰ検出器を含み、ＭＡＰ検出器のそれぞれは、１／Ｎレート・クロック・サイクルあたりＮ／Ｄ個の対数尤度比値を生成し、複数のＭＡＰ検出器のうちの少なくとも１つは、ビットのそれぞれを制約する。 - 特許庁
  • To provide an image processor capable of carrying out color expression with high accuracy without increasing the number of bits for expressing each primary color in an output image in the case that the number of primary colors output for color expression is increased more than the number of primary colors represented by an input image.
    色を表現する為に出力する原色の数を、入力画像を表現する原色の数よりも増加させた場合の出力画像において、各原色を表現するビット数を増大させずに色表現を精度よく行なうことができる画像処理装置提供する。 - 特許庁
  • The computing section 6 outputs each of the compressed gradation data A and the compressed gradation data B for every upper-order bit and expanded gradation data 4A based on the lower-order bits and expanded gradation data quarters a section between the expanded gradation data 4A and the expanded gradation data 4B.
    演算部６は、上位ビット毎に、圧縮階調データＡ、圧縮階調データＢ及び下位ビットに基づいて伸張階調データ４Ａと、伸張階調データ４Ａと伸張階調データ４Ｂとの間を４等分する伸張階調データの各々とを出力する。 - 特許庁
  • In the subtraction-based calculation, when the last two figures of bits in a sign extension multiplier are 0, 1, subtraction for the multiplicand is performed, while when they are 0, 0, addition for the multiplicand is performed while shifting to the addition-based calculation.
    また、減算基調の演算では、符号拡張乗数におけるビットの数値が下桁側から順に０、１となる場合に被乗数に係る減算を行い、下桁側から順に０、０となる場合に加算基調の演算に移行しつつ被乗数に係る加算を行う。 - 特許庁
  • A sound source analytic part 4 analyzes the component of given audio information and in accordance with the component included in the selected audio information, a compression control part 5 sets a compressing condition such as a sampling frequency, the number of quantization bits, a recording level at the time of recording.
    音源解析部４は、与えられるオーディオ情報の成分を解析し、選択されたオーディオ情報に含まれる成分に応じて、圧縮制御部５により、記録に際しての圧縮条件、つまりサンプリング周波数、量子化ビット数および記録レベルを設定する。 - 特許庁
  • When a dynamic range of output signals from a plurality of sensors is within ±D(LSB) from each reference value in terms of decimal number, the reference value is set such that a value is avoided which would be 1 or 0 for all bits, when added to a certain one binary number within the dynamic range.
    複数のセンサからの出力信号のダイナミックレンジがそれぞれ基準値を中心として十進数で±Ｄ（ＬＳＢ）の範囲にある場合に、ダイナミックレンジの範囲にある一つの２進数との加算値が全てのビットで１又は０となる値を避けて基準値を設定した。 - 特許庁
  • A spreading means 305 once receiving the resending request signal spreads resent data to which the parity bits are added according to a spreading pattern which is changed in at least one of a time-directional spreading rate and a frequency-directional spreading rate, and the transmitting means 310 transmits the resent data.
    拡散手段３０５は、再送要求信号を受けて、時間方向の拡散率及び周波数方向の拡散率の少なくともいずれかを変更した拡散パターンに基づいて、パリティビットが付加された再送データを拡散し、送信手段３１０は、再送データを送信する。 - 特許庁
  • To provide a semiconductor storage device which can store and hold ≥2 bits in spite of fining, can operate stably with a small circuit area and can prevent circuit malfunctions due to the small current to be supplied to a memory cell array and a portable electronic device using the same.
    微細化しても２ビット以上の記憶保持ができ、かつ、小さい回路面積で安定した動作ができ、メモリセルアレイに供給する電流が小さいことに起因する回路誤動作を防止できる半導体記憶装置およびそれを用いた携帯電子機器を提供する。 - 特許庁
  • With respect to the semiconductor integrated circuit incorporating a data cache and the at-speed test method thereof, decoding is executed without considering fixed bits to map a plurality of addresses of the data cache to one address of a on-chip memory per prescribed address unit when address decoding of the data cache is performed.
    ここに開示されたデータキャッシュが内蔵した半導体集積回路およびそれの実速度テスト方法は、データキャッシュのアドレスデコーディング時、一定ビットを考慮しなくデコーディングを実行して、データキャッシュの複数個のアドレスを所定のアドレス単位ごとにオンチップメモリの一つのアドレスにマッピングさせる。 - 特許庁
  • A computer 4 divides test data of (N+M) bits into A bit data for a step and B bit data for an offset and sends them to an input buffer 5, receives an output from an output buffer 6 to search all change points of digital outputs with respect to analog inputs, thereby measuring the nonlinearity.
    計算機４は、N＋Mビットのテストデータをステップ用のＡビットとオフセット用のＢビットに分割して入力バッファ５に送るとともに、出力バッファ６の出力を取り込んで、アナログ入力に対するデジタル出力の変化点を全点サーチすることで非直線性を測定する。 - 特許庁
  • A rounding processing and selective output means 43 rounds the 40-bit data to 16 bits in the case that the control signal round (Round) from the outside is '1' and outputs the rounded data to the position of the addend in the 40-bit register 1 indicated by the control signal position.
    丸め処理及び選択出力手段４３は外部からの制御信号Ｒｏｕｎｄが“１”の場合に４０ビットデータを１６ビットに丸め、制御信号Ｐｏｓｉｔｉｏｎが示す４０ビットレジスタ１における加数の位置に丸め処理したデータを出力する。 - 特許庁
  • An exclusive OR circuit 27 in the OFB mode encryption device 5 exclusively ORs an output of the shift register 6 encrypted in the unit of fixed length bits by an encryption processing means 7 and a plain text 8 of a succeeding block in the unit of 1 bit to output an encrypted text 11.
    ＯＦＢモード暗号化装置５は、シフトレジスタ６の出力を固定長ビット単位で暗号化処理手段７により暗号化した出力と次ブロックの平文８を１ビット単位で排他的論理和回路２７により排他的論理和して暗号文１１を出力する。 - 特許庁
  • The analog/digital converter or a DMA transfer apparatus is provided with an analog/digital conversion table having one entry or more each comprising an enable bit used to set to apply analog/digital conversion to each analog input channel and a plurality of times of bits to set the number of times of analog/digital conversion.
    各アナログ入力チャネルをＡ／Ｄ変換するかどうかを設定するイネーブルビットとＡ／Ｄ変換の実行回数を設定する複数の回数ビットからなるエントリを１つまたは複数有するＡ／Ｄ変換テーブルをＡ／Ｄ変換装置またはＤＭＡ転送装置に備える。 - 特許庁
  • To provide a highly convenient puzzle set, even if playing a written puzzle such as a crossword puzzle and a number place puzzle, producing no bits of eraser grit in correcting, after quickly erasing an intended portion, allowing rewriting on the erased portion and easily and surely erasing a wide area.
    クロスワード、ナンバープレース等のリトゥンパズルを行う場合であっても、訂正時に消しカス等を出すことなく、所望箇所を素早く消去した後、該消去箇所に再筆記ができると共に、広範囲を容易且つ確実に消去できる利便性に優れたパズルセットを提供する。 - 特許庁
  • Power may be removed from one or more components in the floating-point processor used otherwise to store or process the one or more excess bits, and the floating-point operation is performed with power removed from the one or more components.
    さもなければ１つ以上の過剰ビットを記憶または処理するために使用される、浮動小数点プロセッサ中の１つ以上のコンポーネントから、電力を取り除くことができ、浮動小数点演算は、１つ以上のコンポーネントから電力を取り除いた状態で実行される。 - 特許庁
  • Each data in a register to which divided data is loaded is shifted to the left by one bit to compute a logic AND of the loaded data with a fixed value, the logic product result is compared with the fixed value, and data with carry bits is substituted by a maximum value of data to thereby form a mask.
    分割されたデータがロードされたレジスタの各データを上位桁方向にビットシフトし、ロードされたデータと固定値との論理積をとり、且つ論理積の結果と固定値とを比較して、桁上がりビットを有するデータを、データの最大値に置き換え、マスクを作成する。 - 特許庁
  • In a bit line current switching section 110, a plurality of pairs of bit lines are connected in series between the node N1 and the node Ns so that directions of a reciprocating current pulse formed respectively in the plurality of pairs of bit lines correspond to each of data levels of input data of a plurality of bits.
    ビット線電流切換部１１０は、複数のビット線対にそれぞれ形成される往復電流パスの方向が、複数ビットの入力データのデータレベルのそれぞれに対応するように、ノードＮ１とノードＮｓとの間に複数のビット線対を直列に接続する。 - 特許庁
  • The suspension of the temporality determination is continued since the abnormality (S=0, 7) is detected until all the inverting events of the respective bits of a value Y10 within the standard thereafter detected for the first time are detected, and the measurement system is restored to its normal state by those operations when the abnormality is recoverable.
    異常(S＝0,7)が検出されてからその後最初に検出された規格内値(Y0)の各ビットの反転事象が全て検出されるまでの間一過性判定の保留が継続され、これらの動作により、異常が回復可能な異常であった場合、測定系は正常状態に復帰される。 - 特許庁
  • Since the n-bit scramble patterns are generated in parallel, that is, at the same time, the n-bits of the input signal to be scrambled can simultaneously be scramble- processed, thus the generating circuit can sufficiently cope with high-speed signal processing and can adopt a conventional CMOS-IC.
    このｎビットスクランブルパタンが並列に、すなわち同時に生成されるので、スクランブルすべき入力信号のｎビットを同時にスクランブル処理することができることになり、高速性の信号処理にも十分に対処可能となり、一般のＣＭＯＳ−ＩＣが使用可能となる。 - 特許庁
  • A control portion 300 in which the pixel signals with the predetermined bits are inputted carries out correction for reducing fluctuations of the pixel signals of each column that are caused after A/D conversion thereof is carried on the basis of a difference in the gradient of the ramp signal inputted in each comparator 50 due to the wiring length of the ramp signal line L1.
    制御部３００は、所定ビットの画素信号が入力され、ランプ信号線Ｌ１の配線長に起因する各コンパレータ５０に入力されるランプ信号の傾きの相違に基づく各列のＡ／Ｄ変換後の画素信号のばらつきを低減する補正処理を行う。 - 特許庁
  • To provide a relay network, where bits with respect to operating state information are terminated on the way of transmission and which relays communication between different LANs, that transmits the operating state information with respect to one LAN and the relay network to the other LAN.
    動作状態情報に関するビットが伝送途中で終端されるビット内に設定されると共に異なるＬＡＮ間の通信を中継する中継網において、特別な機材を用いることなく一方のＬＡＮや中継網に関する動作状態情報をもう一方のＬＡＮに伝送する。 - 特許庁
  • The lot information is completed by receiving a necessary number of the lot information from the client instrument, forming a binary code (RND1 and RND2) with 54 bits capable of uniquely identifying an individual printed matter, and mixing a key code KEY formed based on the binary code RND2 into the binary code.
    クライアント機器からクジ情報の必要個数を受け付け、個々の印刷物を一意的に特定可能な５４ビットの２進コード（ＲＮＤ１，ＲＮＤ２）を生成し、２進コードＲＮＤ２に基づいて生成されるキーコードＫＥＹを２進コードに混入させてクジ情報を完成させる。 - 特許庁
  • The channel selecting part 30 selects the channel corresponding to the bit which is the closest to the MSB from among the bits whose values of the using situation signal are '1' as a transmission channel, and selects the channel whose amplitude is smallest from among the non-use channels, and transmits the channel number to a channel assigning part 26.
    チャネル選択部３０では、この使用状況信号の値“１”のビットの中から、ＭＳＢに最も近いビットに対応するチャネルを送信チャネルに選択することにより、未使用チャネルの中から最も小さい振幅のチャネルを選択し、そのチャネル番号をチャネル割当部２６に送信する。 - 特許庁
  • A dither signal corresponding to a position where the input image data is specified with a row and a column on the display memory means is generated and added to the input image data, and the high-order (m) bits of the image data to which the dither signal is added are outputted to the image converting means for the conversion.
    このための画像変換手段に、入力画像データが表示メモリ手段上の行及び列で指定される位置に応じたディザ信号を発生し、このディザ信号を入力画像データに加算し、このディザ信号が加算された画像データの上位ｍビットを出力する。 - 特許庁
  • The discrimination circuit 13 controls a changeover device 10 so that the changeover device 10 selects a noise elimination threshold 7 when the output value is smaller than an integral value '1' equivalent to the unity gain or selects a noise elimination threshold whose bits are shifted by a bit shift circuit 11 when the output value is equal to the integral value '1'.
    判定回路13では、前記出力値がゲイン１に相当する値である整数値“１”より小さい場合は切替器10でノイズ除去閾値７を選択し、整数値“１”と同じ場合はビットシフト回路11でビットシフトしたノイズ除去閾値を選択するように切替制御する。 - 特許庁
  • In an initial cycle, initial data in an IV register 22 is taken into an IV data holding part 31, and arithmetic operation in a block cipher arithmetic part 11 is executed, and L2 upper bits of an arithmetic result are added to held data in an encryption data holding part 32 and the IV data holding part 31.
    初期サイクルでは、ＩＶレジスタ２２の初期データがＩＶデータ保持部３１に取り込まれてブロック暗号演算部１１の演算が実行され、この演算結果の上位Ｌ２ビットが暗号化データ保持部３２およびＩＶデータ保持部３１の保持データにそれぞれ付加される。 - 特許庁
  • A switching circuit 102 decides the kind of the code word, according to a pattern of the first predetermined number of bits in the located variable-length code word, extracts data of a sufficient code length from a predetermined bit position, based on the decision result, and outputs the result to a Huffman table 104.
    スイッチ回路１０２は、頭出しされた可変長符号語における先頭の所定ビット数のパターンに応じて、符号語の種類を判別し、その判別結果に基づいて、所定ビット位置から十分な符号長のデータを抽出し、その結果をハフマンテーブル１０４に出力する。 - 特許庁
  • To facilitate maintenance of a mechanism and extremely simplify the maintenance of the mechanism part by attaining the progress of a work and the removal of bits of fried food by a same component, reducing the weight and simplifying the structure when frying food materials into deep-fried food, fried food, or the like.
    食材を天ぷら、フライ等の油揚げをする際に、ワークの進行、揚げカスの除去を同一の構成材にて達成し、然もその構成を軽量、簡易化して達成することにより、機構の保守点検を容易とし、その構成部分のメンテナンスを極めて簡素化できるようにする。 - 特許庁
  • A transmitter includes a plurality of encoders configured to receive source bit streams from (m) information sources, each of the plurality of encoders including identical (n, k) low-density parity check (LDPC) codes of code rate r=k/n, where (k) is a number of information bits and (n) is codeword length.
    送信機は、ｍ個の情報源からソースビットストリームを受信するように構成された複数の符号化器を含み、複数の符号化器のそれぞれは、ｋが情報ビットの数、ｎが符号語長であるとして、符号化率ｒ＝ｋ／ｎの同一の（ｎ，ｋ）低密度パリティチェック（ＬＤＰＣ）符号を含む。 - 特許庁
  • A cutting face 14 of each of the bits 13A, 13B forms an acute angle α to an orthogonal line P to a straight line Q extending forward in the rotating direction of the pipe body 11 from an intersection T of the cutting face 14 and the straight line Q intersecting an axis Z of the pipe body 11, on the outside of the orthogonal line P.
    各ビット１３Ａ，１３Ｂの削面１４は、管体１１の軸心Ｚに交差する直線Ｑと削面１４との交点Ｔから管体１１の回転方向前方に延びる直線Ｑとの直交線Ｐに対し、この直交線Ｐの外側において鋭角αをなしている。 - 特許庁
  • The reference setting circuit U includes storage elements Ma1 to Ma3 holding respective bits a1 to a3 of the correction data A and current source transistors Ts1 to Ts3 generating currents I1 to I3 corresponding to the correction data A that the storage elements Ma1 to Ma3 hold and adds the currents I1 to I3 together to generate the reference current Ia.
    基準設定回路Ｕは、補正データＡの各ビットａ1〜ａ3を保持する記憶素子Ｍａ1〜Ｍａ3と、記憶素子Ｍａ1〜Ｍａ3が保持する補正データＡに応じた電流Ｉ1〜Ｉ3を生成する電流源トランジスタＴｓ1〜Ｔｓ3とを含み、電流Ｉ1〜Ｉ3の加算によって基準電流Ｉaを生成する。 - 特許庁
  • A bit error rate BER1 is calculated based on the different number of bits between the transmitted data and the received data, and when the calculated BER1 exceeds a prescribed value, a communication channel is changed, and when the BER1 is not more than the prescribed value, a display part 7 displays a message that the communication environment is satisfactory.
    送信したデータと受信したデータとの間で、異なっているビット数に基づいてビットエラーレートBER1を算出し、この算出したBER1が所定値を越えるときは、通信チャネルを変更する一方、BER1が所定値以下のときは、通信環境が良好である旨を表示部１０７に表示させる。 - 特許庁
  • During a reproducing, a header of coded data is discriminated by a header discrimination section 15, the bit rate and the number of bits are extracted in a data extracting section 6, the bit rate and the various parameters of an ADPCM decoder 11 are set and a recording and a reproducing of audio signals are properly conducted.
    再生時は符号化データのヘッダをヘッダ判定部１５で判定して、データ抽出部６でビットレートや入力ビット数を抽出し、ＡＤＰＣＭ復号器１１のビットレートや各種パラメータが設定できるため、音声の録音や再生を適正に行うことができる。 - 特許庁
  • To solve such a problem that read and write cycles of a memory cell takes double time when a memory cell in which two bits/cell is stored is used and to provide a peripheral control circuit having memory array constitution in which area can be reduced.
    １メモリセルに２ビットを蓄積するメモリアレイ構成においても、１回のアクセスで複数バイトを読出し又は書込みすることができ、また、さらなる高速読出し方式であるプリチャージしないセンスアンプを使用することで、読出しの高速化とともに、あらゆるシステム用途にこのメモリアレイを使用可能とする。 - 特許庁
  • The phase difference decision section 13 has a 1st adjustment section that shifts transmission timing in the unit of prescribed K-bits on the basis of the phase difference, a 2nd adjustment section that shifts the timing in the unit of one bit and a 3rd adjustment section that shifts the timing in the unit of 1/n bit.
    位相差判定部１３は、位相差に基づき、所定のＫビット単位で送信タイミングをシフトさせるための第１の調整部、１ビット単位でタイミングをシフトさせるための第２の調整部、および１／ｎビット単位でタイミングをシフトさせるための第３の調整部を有する。 - 特許庁
  • An orthogonal conversion coefficient is converted into the prescribed number of bits by each spatial frequency, and quantized data are rearranged so as to be integrated into a band by each spatial frequency so that bit serial data in which the quantized data integrated into the same spatial frequency band are continued between adjacent blocks can be generated, and the bit serial data are compressed.
    直交変換係数を空間周波数毎に所定のビット数に変換し、量子化データを空間周波数毎にバンド化した配置に並べ替えて隣接ブロック間で同一空間周波数バンドの量子化データが連続するビットシリアルデータを生成し、このビットシリアルデータを圧縮する。 - 特許庁
  • To provide a system for switching the number of bits to be communicated per symbol in accordance with propagation path fluctuations without having to notifying of information of a modulation system between a transmitting station and a receiving station and communicating with the optimum throughput in accordance with propagation path fluctuations.
    送信局と受信局との間で変調方式の情報を通知する必要なく、伝搬路の変動にあわせて1シンボルあたりに通信されるビット数を切り替えることを可能とし、また伝搬路の変動に応じて最適なスループットで通信できるシステムを提供することを目的とする。 - 特許庁
  • When the output signals of the plurality sensors each lie within the dynamic range, it is possible to reduce the number of bits which changes from 0 to 1, or 1 to 0 in each binary number data from a data bus, thus enabling reduction in power consumption and increase in communication speed.
    複数のセンサの出力信号がそれぞれダイナミックレンジの範囲内にある場合に、データバスからの各２進数データにおいて０から１に、又は１から０に変化するビットの数を少なくすることができ、消費電流を小さくすることができるとともに、通信速度も向上する。 - 特許庁
  • Linking to any node of the pair of nodes of the link destination is successively repeated until leading to the leaf node according to the bit value of the retrieval key of the discrimination bit position in the branch node, and a path leading to the leaf node is traced as necessary so that it is possible to perform retrieval by taking into consideration the don't care bits.
    ブランチノードにおいて弁別ビット位置の検索キーのビット値に応じてリンク先のノード対のいずれかのノードにリンクすることを順次リーフノードに至るまで繰り返し、必要に応じてリーフノードに至る経路を遡ることにより、ドントケアビットを考慮した検索が行われる。 - 特許庁
  • Then, higher-order n bits of an N-bit digital value obtained in the first A/D conversion processing are fixed without A/D conversion in second or the subsequent A/D conversion processing, and A/D conversion is started from a low-order bit equal to or lower than the (N-n) bit, or from an intermediate bit.
    そして、２回目以降のＡ／Ｄ変換処理では、１回目のＡ／Ｄ変換処理で得たＮビットのデジタル値の上位ｎビットについてはＡ／Ｄ変換処理を行わずにそのまま固定とし、（Ｎ−ｎ）ビット以下の下位ビットから、即ちビットの途中からＡ／Ｄ変換を開始する。 - 特許庁
  • A digital filter 10 for generating a digital filter output signal consisting of second number (N) of bits by performing digital filtering processing to the digital input signal, and a digital - analog conversion means 12 for generating the analog output signal by converting the digital filter output signal to analog are provided.
    デジタル入力信号に対しデジタル・フィルタ処理をして、第２の数（Ｎ）のビットから成るデジタル・フィルタ出力信号を発生するデジタル・フィルタ１０と、デジタル・フィルタ出力信号をアナログ形態に変換してアナログ出力信号を発生するデジタル−アナログ変換器手段１２と、を備える。 - 特許庁
  • A bit pattern of a preamble is set to make the number of bits which is different between a bit stream of an arbitrary continuous (n)-bit length extracted from a bit stream composed of the preamble and a frame starting code continued thereto and a bit stream of the frame starting code, equal to or greater than a humming distance (h).
    プリアンブルとこれに連続するフレーム開始符号とで構成されるビット列から抽出した任意の連続するｎビット長のビット列とフレーム開始符号のビット列との間で相違するビット数がハミング距離ｈ以上となるように、プリアンブルのビットパターンを設定する。 - 特許庁
  • The dynamic lift off device 27 has frames connected and separated in half-divided shape; motors mounted to the frames; rotation bodies of half-divided shape rotationally driven by the motors; and cylinder bodies of half-divided shape mounted to the rotation bodies respectively and having excavating bits disposed at the lower ends.
    地切り装置２７は、半割り状をなして結合、分離されるフレームと、フレームに取付けられるモータと、モータにより回転駆動される半割り状の回転体と、各回転体にそれぞれ取付けられ、下端に掘削ビットを配設した半割り状の筒体とを有する。 - 特許庁
  • To decide a reader with probability 1 within a time which is proportional to nlogn for the number of hosts n without depending on the shape of a network, or sharing quantum bits preliminarily owned by a correlation relation between respective hosts when the respective hosts configuring a distributed system are let to know the number of hosts.
    分散システムを構成する各ホストにホスト数が知らされている場合に、ネットワークの形状によらず、また、予め相関関係を持つ量子ビットを各ホスト間で共有することなく、ホスト数ｎに対し、高々ｎlogｎに比例する時間内に確率１でリーダを決定する。 - 特許庁
  • The system and a design structure using read/write bits are provided for deciding accessibility of cache in and for restricting update of the memory directory during block replacement to an area determined to be readable/writable by a multiprocessor.
    キャッシュ・ラインのアクセシビリティを決定するために、そして多重プロセッサにより読み出し可能かつ書き込み可能となるように決定された領域へのブロック置換中の、メモリ・ディレクトリの更新を制限するために、読み書き（Ｒ／Ｗ）ビットを使用するシステムおよび設計構造が実現される。 - 特許庁
  • Forward error correction, including Turbo coding and puncturing achieves a smooth functional relationship between any measure of performance and the effective coding rate resulting from combining lower rate codes generated by a Turbo encoder (600), with puncturing of parity bits.
    ターボ符号化およびパンクチャリングを含む順方向誤り訂正によって、あらゆる性能尺度と、ターボ符号器（６００）によって生成される低レートの符号をパリティビットのパンクチャリングと組み合わせる結果として得られる有効符号化レートとの間の、滑らかな関数の関係が達成される。 - 特許庁
  • fd is the file descriptor, and event is a bitmask with bits set for the reported events for that descriptor-- POLLIN for waiting input,POLLOUT to indicate that the descriptor can be written to, and so forth.An empty list indicates that the call timed out and no file descriptors had any events to report.If timeout is given, it specifies the length of time in milliseconds which the system will wait for events before returning.If timeout is omitted, negative, or None, the call will block until there is an event for this poll object.
    timeout が与えられた場合、処理を戻すまで待機する時間の長さをミリ秒単位で指定します。 timeout が省略されたり、負の値であったり、あるいは None の場合、そのポーリングオブジェクトが監視している何らかのイベントが発生するまでブロックします。 - Python
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