「buffer」を含む例文一覧(23848)
＜前へ 1 2 .... 345 346 347 348 349 350 351 352 353 .... 476 477 次へ＞- The number of pixels in each color is described in the totalized data as the consumption of the color material, the occupied ratio of the advertisement images is described as the consumption of the sheet of paper and the totalized data are stored in a buffer.
そして、集計データに、色別の画素数を、色材の消費量として記述し、広告画像の占有率を、用紙の消費量として記述し、この集計データをバッファに記憶する。 - 特許庁 - To prevent the overflow of a reception buffer memory, to reduce the number of times of retransmission for packet discard in TCP communication, and to improve the speed performance of the TCP communication, with respect to a packet data relay apparatus.
パケットデータ中継装置に関し、受信バッファメモリのオーバフローを防ぎ、ＴＣＰ通信におけるパケット廃棄に対する再送回数を低減し、ＴＣＰ通信の速度性能の向上を図る。 - 特許庁 - A classify unit 201 selects a CPU 206, a routing NAT processing section 202 or a packet buffer 207 and gives a packet to a selected one, according to a procedure written in a classify rule table 203.
クラシファイ装置２０１は、クラシファイルールテーブル２０３に書き込まれた手順に従って、パケットをＣＰＵ２０６、ルーティングＮＡＴ処理部２０２及びパケットバッファ２０７のいずれに与えるかの選択を行う。 - 特許庁 - Color picture data are divided into plural pixel blocks, and stored in each G, R, and B color 4×4 buffer 501, 511, and 521, and two hierarchical sub-band conversion is operated for each color by sub-band converting parts 502, 512, and 522.
カラー画像データを複数の画素ブロックに分割し、ＧＲＢの各色４×４バッファ５０１，５１１，５２１に格納して、各色ごとに２階層のサブバンド変換をサブバンド変換部５０２，５１２，５２２で行う。 - 特許庁 - A frame processing unit receives a bit stream of a frame to be decoded, determines a luminance star point, a color difference start point, and a set of frame modification parameters, and stores the parameters in a buffer unit.
フレーム処理ユニットは、復号化すべきフレームのビットストリームを受信し、輝度始点および色差始点ならびにフレームにおける一組のフレーム変形パラメータを決定し、これらのパラメータをバッファユニットに記憶する。 - 特許庁 - The data communication system has a data buffer 32 where received data are temporarily stored and a data amount monitor part 33 which monitors the amount of the stored data.
データ送信装置から送信されるデータを受信するオーディオデータ受信部３１と、受信したデータを一時的に蓄積するデータバッファ３２と、蓄積されるデータ量を監視するデータ量監視部３３を有する。 - 特許庁 - To prevent the generation of a clock signal whose pulse width is narrower than a normal one at the time of setting and releasing a power down mode, and also to prevent the generation of a through-current in a clock buffer in the power down mode.
パワーダウンモードの設定時及び解除時に通常よりパルス幅の狭いクロック信号の発生を防止し、かつパワーダウンモード時におけるクロックバッファにおける貫通電流の発生を防止する。 - 特許庁 - Plural relieving holes 30 and negative pressure preventing holes 31 for allowing a compression chamber 16 to communicate with a space 25 in a vessel are formed at the tip part of a buffer piston 8 by three each and six as a whole at every 60°.
パッファピストン８の先端部に、圧縮室１６と容器内の空間２５とを連通させるため複数個の放圧用孔３０と負圧防止用孔３１を各３個計６個６０度ごとに設ける。 - 特許庁 - Then the watermark image background embedded image is composited with the main image stored in a page buffer 2 at a compositing part 11 and outputted to an output device 13 after the screen processing at an ASG 12 by the number of output lines.
潜像埋込背景画像は、合成部１１でページバッファ２内の主画像と合成され、ＡＳＧ１２で出力線数によるスクリーン処理が施されて出力装置１３へと出力される。 - 特許庁 - The 2nd external clock signal /CLK, on the other hand, is inputted to a 1/4 frequency divider 15 through a 2nd input buffer 14.
第２の内部クロック発生回路は、第1の外部クロック信号CLKと第2の外部クロック信号/CLKの位相差を検出し、その位相差を第1の内部クロック信号CLK1に与えることにより第2の内部クロック信号/CLK1を生成する。 - 特許庁 - A plurality of a buffer supporting protrusions are formed at a rear side opening end (casing side support) 90 of a main cylinder 24 (casing 10) brought into contact with the separator 18 along an opening circumferential direction.
そして、セラミックセパレータ１８と当接する主筒１４（ケーシング１０）の後方側開口端面部（ケーシング側支持部）９０には、緩衝支持凸部が開口周方向に沿って複数形成されている。 - 特許庁 - The announce information is read by a mixing program 32 in the order of being stored in the main buffer 21 and announcing sound is synthesized from voice data 12a and sound data 12b stored in an HDD 1 to be outputted.
そしてメインバッファ２１へその記憶された順にミキシングプログラム３２が読み出して、ＨＤＤ１２に格納されたボイスデータ１２ａ、サウンドデータ１２ｂから放送音声を合成して音声出力する。 - 特許庁 - Each cell is formed of an n-type GaN layer 21 having uneven surface of mound type inclination having an inclination angle corresponding to each band gap, an n-type InAlGaN layer 22 and a p-type InAlGaN layer 23 formed on an n-type GaN buffer layer 21.
各セルは、各バンドギャップに対応する傾斜角の山型傾斜の凹凸面を有するｎ型GaN層２１、ｎ型GaNバッファ層２１上に形成されたｎ型InAlGaN層２２及びｐ型InAlGaN層２３よりなる。 - 特許庁 - The IO buffer 3 with the dummy terminal includes a terminal part 4 with a terminal arranged on an upper side of a rectangular, and a pad connection terminal for connecting with a pad of an LSI chip on a lower side of the rectangular.
ダミー端子付ＩＯバッファ３は、長方形の上辺側に端子が配置されている端子部分４と、長方形の下辺側にＬＳＩチップのパッドと接続するパッド接続端子とを有する。 - 特許庁 - The buffer controller 45 successively writes the file data to be written afterward in compliance with the area to which the block written with the data of the previously written file belongs.
バッファコントローラ４５が、当該データ量を制御しつつ、先に書き込まれているファイルのデータが書き込まれるブロックが属するエリアに合わせて、後に書き込まれるファイルデータを書き込んでいくようにする。 - 特許庁 - A p-type InP buffer layer 2, an active layer 3, and an n-type InP clad layer 4 formed on a p-type InP substrate 1 are processed through a first dry etching process for the formation of a ridge 6.
ｐ型ＩｎＰ基板１の上に形成された、ｐ型ＩｎＰバッファ層２、活性層３およびｎ型ＩｎＰクラッド層４を第１のドライエッチングにより加工して、リッジ部６を形成する。 - 特許庁 - On the electrodes 11 of an IC chip 1, the flip chips having multistage bumps 13 each of which is composed of a bump skeleton section 13a, and a bump buffer connecting section 13b are formed by the ball-bonding method.
ＩＣチップ１の電極１１にボールボンディング法を用いてバンプ枢体部分１３ａとバンプ緩衝接続部分１３ｂからなる多段構造のバンプ１３を有するフリップチップを形成する。 - 特許庁 - To provide a pushing up device for dishes in a dishwasher which device is capable of stably pushing up dishes without causing the periphery of its buffer member to bend even if it is used for long time.
長期間使用しても緩衝部材の外周縁部が撓んだりすることなく、食器皿を安定的に押し上げることが出来る食器皿洗浄装置における押上げ装置を提供すること。 - 特許庁 - In case the output buffer to the transmission line has no margin when the radar equipment outputs the distances and speeds (step 1000), the equipment preferentially outputs the distance to and speed of a moving target of which data have been outputted last time than the distances and speeds of other targets (step 1004).
このとき、伝送路への出力バッファに余裕がないとき（ステップ１０００）、移動物標で（ステップ１００４）、かつ、前回データを出力した物標を他に優先して出力する。 - 特許庁 - A sheer 16 the surface of which facing sun rays is subjected to non-glare treatment (the surface3 treatment to form a rough surface) is attached to a print circuit board (P plate) 14 and a panel 11 by a fastening screw 12 with a buffer material 15 interposed.
太陽光に面する側がノングレア処理（凹凸の表面処理が施されている）されたシート16を取付ネジ12によって緩衝材15を挟んでプリント基板（Ｐ板）14とパネル11に取り付けている。 - 特許庁 - Corresponding to the number of originals decided by the original number decision part 9, a storage control means 81 determines the number of originals to pre-read and stores picture data for a pre-read quantity in a code data buffer 4.
蓄積制御手段８１は、原稿枚数判定部９で判定された原稿枚数に応じて原稿の先読み枚数を決定し、先読み量の画データを符号データバッファ４に蓄積させる。 - 特許庁 - A management control section 14d reads cells by taking not only scheduling but also priority of a connection queue from which the cells are read into account under this control in the case of reading the cells from FIFO memories 1-n of a buffer section 14b in the unit of connection queue.
この制御により、バッファ部14bのFIFOメモリ1からnからコネクションキュー単位に読み出す際に管理制御部14dでスケジューリングだけでなく、読み出すコネクションキューの優先度も考慮してセルを読み出す。 - 特許庁 - When the data transfer device issues a bus request to the host bus and acquires bus use right, the address and data are taken out from the FIFO buffer of the external memory 150 and written in a device on the host bus.
そして、データ転送装置がホストバスへのバスリクエストを出して、バス使用権を取得したら、外付けメモリ１５０のＦＩＦＯバッファからアドレスとデータを取り出してホストバス上のデバイスへ書き込みを行う。 - 特許庁 - To allow a reception buffer not to be assigned to an interface which is not used in an image forming apparatus having a plurality of interfaces for fetching data from a plurality of external devices.
複数の外部装置からデータ入力するための複数のインターフェースを有する画像形成装置において、使用されていないインターフェースについては、受信バッファを割り当てないようにする。 - 特許庁 - To provide an encoder which can prevent overflow of a buffer and can realize encoding of VOP within the predetermined period even if the processing time required for the encoding each macro-block is not constant.
バッファのオーバーフローを防ぐことができ、かつ、各マクロブロックの符号化に必要な処理時間が一定でない場合も、所定の時間内にＶＯＰの符号化を行うことができる符号化装置を得る。 - 特許庁 - Also, the page buffer circuit includes a mode control part for making easy access for both planes through a main bus in the user mode and access for both planes by the memory array controller in a memory control mode.
また、ページバッファ回路は、ユーザモードにあるメインバスを通じた両プレーンへのアクセス、メモリ制御モードにあるメモリアレイコントローラによる両プレーンへのアクセスを容易にするためのモード制御部を含んでいる。 - 特許庁 - An instruction cache controller 213 connected with a cache memory generates a cache access for invalidating the designated cache block in response to the reception of the buffered address from the ICBI address buffer.
キャッシュメモリに結合された命令キャッシュコントローラ（２１３）は、ＩＣＢＩアドレスバッファからのバッファされたアドレスの受け取りに応答して、指定されたキャッシュブロックを無効化するためにキャッシュアクセスを生成する。 - 特許庁 - The relay device accumulates a packet received in a buffer memory for error correcting and successively transmits the packet to a downstream side without waiting the arrival of packets of an entire error correcting operation block.
中継装置は、受信したパケットを誤り訂正のためにバッファメモリに蓄積すると同時に、誤り訂正演算ブロック全体のパケットが到着するのを待つことなく、下流側に向けて逐次送信する。 - 特許庁 - Since such pulsation is inflow into the ink reservoir chamber and outflow from the ink reservoir chamber, as a result, circulation of ink flow is generated between the buffer tank and the ink reservoir chamber.
この脈動はインク貯留室への流れ込みとインク貯留室からの流れ出しであるから、結果としてバッファタンクとインク貯留室との間でインク流の循環を生じさせることができる。 - 特許庁 - The image processor includes an image data relocation processing part 150 which temporarily stores image data inputted in the order of line base in a buffer memory 160, and outputs it in the order of block interleave.
本画像処理装置は、ラインベースの順序で入力された画像データをバッファメモリ１６０に一時記憶し、ブロックインターリーブの順序で出力する画像データ再配置処理部１５０を含む。 - 特許庁 - The method may further include a step of growing a buffer layer having an m-plane hexagonal structure on the sapphire substrate before growing the non-polar m-plane nitride semiconductor.
前記非極性ｍ面窒化物半導体を成長させる段階の前に、前記サファイア基板上にｍ面六方晶構造を有する緩衝層を成長させる段階をさらに含んでいてもよい。 - 特許庁 - A compound semiconductor thin film includes a rear surface electrode 22, a p-type compound semiconductor thin film 23, an n-type compound semiconductor thin film 24, a buffer layer 25, a window layer 26 and a transparent conductive film 27.
基板２１上に形成された裏面電極２２、ｐ型化合物半導体薄膜２３、ｎ型化合物半導体薄膜２４、バッファ層２５、窓層２６および透明導電膜２７を含む。 - 特許庁 - AC voltage outputted by a buffer circuit 103 is supplied to the transmission electrode 101a via a resistance element 104 and to the auxiliary electrode 101d not via the resistance element 104.
バッファ回路１０３が出力する交流電圧は、抵抗素子１０４を介して送信電極１０１ａに供給され且つ抵抗素子１０４を介さずに補助電極１０１ｄに供給される。 - 特許庁 - Data size of data to be transferred by a direct memory access control circuit which performs unit data transfer using a data buffer, coincides with the predetermined data size of the unit block information in the cache memory.
データバッファを用いてユニットデータ転送を行うダイレクト・メモリ・アクセス制御回路は、転送されるべきデータのデータサイズと上記キャッシュメモリ内の上記ユニットブロック情報の上記所定のデータサイズと一致する。 - 特許庁 - The potential of a pixel electrode (electrode connected to a TFT) of a liquid crystal cell in a dummy pixel region is input voltage VCOM_ OUT of an analog buffer 71 of a common voltage adjusting circuit 63.
ダミー画素領域の液晶セルの画素電極（ＴＦＴに接続されている側の電極）の電位が、コモン電圧調整回路６３のアナログバッファ７１の入力電圧ＶＣＯＭ＿ＯＵＴとなっている。 - 特許庁 - A pixel circuit comprises: a latch section for latching a data signal; and an output circuit 30 with a buffer circuit for buffering a driving data signal based on a latch data signal from the latch section and outputting the driving data signal to pixels.
画素回路はデータ信号をラッチするラッチ部と、バッファー回路を有し、ラッチ部からのラッチデータ信号に基づく駆動データ信号をバッファリングして画素に出力する出力回路３０を含む。 - 特許庁 - A method for transferring data between a simulator to an emulator across and interface, comprises updating a simulator buffer of the simulator to contain a desired input state for an emulation cycle.
1つの実施の形態では、インターフェースを介するシミュレータとエミュレータとの間でデータを転送する方法は、エミュレーションサイクルに対して所望の入力状態を含むように、シミュレータのシミュレータバッファをアップデートする。 - 特許庁 - The controller 26 controls switches 23, 25 to select the demodulation data from the buffer memory 22 or a fade processing output from a fader 24 and provides an output of the selected data or output.
コントローラ２６は上記無効／有効フラグに基づいてバッファメモリ２２からの復調データとフェーダ２４からのフェード処理出力とをスイッチ２３及びスイッチ２５を制御して切り換えて出力する。 - 特許庁 - To provide a semiconductor device capable of improving reliability by coping with a narrow pitch of a bonding pad in the semiconductor device provided with a buffer circuit formed so as to surround a cell part.
セル部を囲むように形成されたバッファ回路を備えた半導体装置において、ボンディングパッドの狭ピッチ化に対応し、信頼性を向上することができる半導体装置を得ることを目的とする。 - 特許庁 - Subtracting processing for reducing the lightness of a original image in a frame buffer 16 for screen display larger and larger as the image is positioned more and more inside along the depth of the virtual three- dimensional space is performed (3).
画面表示用のフレームバッファ１６の元画像の明度を仮想三次元空間内の奥行きで、手前側より奥側に位置する画像ほど大きい明度をもって低減する減算処理を行う（３）。 - 特許庁 - A buffer layer 32 composed of glass frit in which titanium oxide or zinc oxide particles having a volume mean diameter of 10 nm to 5 μm are dispersed is intercalated between the face plate 26 and the spacer 31.
フェースプレート２６とスペーサ３１との間に、体積平均粒径が１０ｎｍ乃至５μｍの酸化チタン又は酸化亜鉛からなる粒子をガラスフリットに分散させてなる緩衝層３２を介在させる。 - 特許庁 - In the nitride semiconductor growth substrate with the semipolar plane, an AlN, GaN, or AlGaN buffer layer is formed on a principal plane of a sapphire substrate having a semipolar plane.
半極性面を有するサファイヤ基板の主面上に、ＡｌＮ,ＧａＮ又はＡｌＧａＮバッファ層を形成してなることを特徴とする半極性面を有する窒化物半導体成長基板。 - 特許庁 - A pixel processing part 30 corrects pixel data respectively, corresponding to a plurality of addresses which are read from the memory device 18 in response to detection of the buffer control part 32, according to pixel information PI.
画素処理部３０は、バッファ制御部３２の検出に応答して、メモリデバイス１８から読み出される複数のアドレスに対応する画素データを、画素情報ＰＩに応じてそれぞれ修正する。 - 特許庁 - Subsequently, a pH buffering agent is made to exist on the dielectric oxidized film by immersing the capacitor element manufactured in such a way in a phosphate buffer solution to be used as the pH buffering agent.
そして、このようにして作製したコンデンサ素子をｐＨ緩衝剤として用いるリン酸塩緩衝液に浸漬することで、当該誘電体酸化皮膜上にｐＨ緩衝剤を存在させている。 - 特許庁 - A buffer material is disposed between a sensor panel unit where a plurality of sensor modules having the photoelectric conversion element are arranged on a CFRP substrate and the CsI substrate 126 having the CsI layer 123.
また、光電変換素子を有する複数のセンサモジュールがＣＦＲＰ基板上に配置されたセンサパネルユニットとＣｓＩ層１２３を有するＣｓＩ基板１２６との間に緩衝材を具備する。 - 特許庁 - The gate terminal level of a first load transistor connected to an external resistor, whose impedance is specified is controlled, so that the voltage of the connection node becomes 1/2 the drive power supply voltage of an output buffer circuit.
インピーダンス指定の外部抵抗に接続される第１の負荷トランジスタのゲート端子レベルを、それらの接続ノードが出力バッファ回路の駆動電源電圧の１／２になるように制御する。 - 特許庁 - Subsequently, when the CPU 2 starts access to the ROM 4, the selector 10 is switched so that the address on the address bus 6 is fed to the ROM 4 while the output buffer 11 is turned on.
その後、ＣＰＵ２がＲＯＭ４へのアクセスを開始すると、アドレスバス６上のアドレスがＲＯＭ４に供給されるようにセレクタ１０を切り替えると共に、出力バッファ１１をオンにする。 - 特許庁 - A voltage signal outputted from a signal processing circuit for processing a voltage signal of a Hall element is buffered and amplified by a buffer amplifier 65 and is transmitted to an ECU through an output terminal 41.
ホール素子の電圧信号を処理する信号処理回路から出力された電圧信号がバッファアンプ６５によって緩衝増幅され、出力端子４１を通じてＥＣＵに伝送される。 - 特許庁 - Even when the high temperature-side end surface 25b of the thermoelectric element 25 is convexly curved due to heat, the buffer member 33 deforms concavely to the thermoelectric element 25 according to the amount of deformation thereof.
熱によって熱電素子２５の高温側端面２５ｂが凸状に変化しても、その変形量に応じて緩衝部材３３が熱電素子２５側に対して凹状に変形するようになる。 - 特許庁 - A semiconductor mesa of the laminate structure 33 includes a low-temperature GaN buffer layer 35, an n-type GaN layer 37, and an active layer 39 and a p-type gallium nitride-based semiconductor layer 37 of a quantum well structure.
積層構造３３の半導体メサは、低温ＧａＮバッファ層３５、ｎ型ＧａＮ層３７、量子井戸構造の活性層３９及びｐ型窒化ガリウム系半導体層３７を含む。 - 特許庁
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