「buffer」を含む例文一覧(23848)
＜前へ 1 2 .... 374 375 376 377 378 379 380 381 382 .... 476 477 次へ＞- The amount of data storage of the reception buffer which is sufficient for consecutively decoding a received data stream (consecutively decodable amount of data storage) is estimated in the network independently of variations of a data transfer time from the transmitter to the receiver.
ネットワークには、送信装置から受信装置へのデータ転送時間の変動に関わらず受信したデータストリームを連続して復号できる受信バッファのデータ蓄積量（連続復号可能データ蓄積量）が想定されている。 - 特許庁 - To provide a driving device not to generate useless stand-by time by stopping buffering and not to erroneously transmit a sector not to be trans mitted to a host even when the sector not to be transmitted is encountered and a buffer managing method.
送信すべきでないセクタに遭遇してもバッファリングを止めて無駄な待ち時間を発生させることなく、さらに送信すべきでないセクタを誤ってホストに送ることの無いドライブ装置及び、バッファ管理方法を提供する。 - 特許庁 - Also, when it is determined that the RTT is smaller than a predetermined threshold, the host computer 10 starts to transfer the transmission data to the NIC 20, and starts to store the transferred transmission data in an NIC retransmission buffer 24a within the NIC 20.
また、ＲＴＴが所定の閾値より小さいと判定された場合には、ＮＩＣ２０へ送信データの転送を開始し、その転送された送信データをＮＩＣ２０内のＮＩＣ再送バッファ２４ａに格納させることを開始する。 - 特許庁 - The apparatus also has a first and a second buffer amplifiers for respectively providing an amplified difference of the signals to first and second outputs so as to response respectively to the signals at the termination impedance.
本発明は、さらに、前記終端インピーダンスにおける信号にそれぞれ応答して、これら信号の増幅差をそれらの第１と第２の出力点にそれぞれ提供するための第１と第２の緩衝増幅器を有している。 - 特許庁 - A microcomputer 10 samples signal levels on a communication bus 5 through an input buffer 40 to measure the ratio of a low-level time in a specified measuring time period, thereby detecting the bus occupation ratio BR, based on the measurement result.
マイコン１０が、入力バッファ４０を介して通信バス５の信号レベルをサンプリングすることにより、所定の計測期間内におけるローレベル時間の比率を計測し、その計測結果に基づいてバス占有率ＢＲを検出する。 - 特許庁 - After reading out the Doppler waveform data stored in a line buffer 30, a reference section determining part 40 refers to the value of each element data at every sample time in the frequency direction, to determine reference sections based on the fluctuation in each value.
参照部位判定部４０は、ラインバッファ３０に記憶されたドプラ波形データを読み出し、各サンプル時刻ごとに周波数方向に沿って各要素データの値を参照し、その値の変化に基づいて参照部位を判定する。 - 特許庁 - When the transmission frame is an emergency frame, the transmission frame emergency level detecting part 11 loads the transmission frame in the transmission queue of the emergency buffer part 15, and acquires the information of current transmission circumstances from the normal control part 14.
送信フレームが緊急フレームの場合、送信フレーム緊急度検出部１１は送信フレームを緊急バッファ部１５の送信キューに積み込むとともに、通常制御部１４から現在の送信状況の情報を入手する。 - 特許庁 - The cell array region Ar1 is appropriate as a buffer memory region suitable for frequently writing/reading, and the cell array region Ar2 is appropriate as a multivalent memory region of which data storage amount per a single memory cell is increased.
セルアレイ領域Ａｒ１は頻繁に書込／読出しを行うのに適したバッファメモリ領域として適しており、セルアレイ領域Ａｒ２は単一メモリセル当りのデータ記憶量を高くした多値記憶領域として適している。 - 特許庁 - A search range determination part determines a range including the required data comprising data elements meeting a prescribed data type condition, as a search range for the ring buffer 23 and calculates the capacity of the required data.
検索範囲決定部は、所定のデータ種別条件を満たすデータ要素により構成される所要のデータが含まれる範囲を検索範囲としてリングバッファ２３に対して決定するとともに、所要のデータの容量を算出する。 - 特許庁 - The distance from a pad 3 is shortened to a micron order, by utilizing the technology for manufacturing a semiconductor when the buffer 5 is formed at the probe wafer 2, so that a stable signal is transferred to the IC1 for fast and high accuracy inspection.
プローブウェハ２にバッファ５を形成する際に半導体製造の技術を利用して、パッド３との距離をミクロン単位にまで短くすることができるので、ＩＣ１に安定した信号を伝達でき高速，高精度の検査できる。 - 特許庁 - The chip selection circuit activates defect detecting and repairing circuits, such as a repair circuit or a test time shortening circuit, when at least one signal out of output signals of the plurality of data input buffer circuits is in a first logic state.
チップ選択回路は複数のデータ入力バッファ回路の出力信号のうち少なくとも一つが第１論理状態の時、リペア回路またはテストタイム短縮回路のような不良検証及び改善回路を活性化させる。 - 特許庁 - When inserting a USB memory 35 into the waveform observing apparatus 1, the sixteenth and seventeenth measurement data preserved temporarily in a buffer memory 30 are filed, and stored in a body memory 31 in the stored state in the fourth measurement data file 004.
波形観測装置1にＵＳＢメモリ35を挿入すると、バッファメモリ30に一時保存されている第１６、第１７計測データがファイル化されて第４計測データファイル004に収容された状態で本体メモリ３１に格納される。 - 特許庁 - An address corresponding to a first memory region and an address corresponding to a second memory region are inputted to an address buffer 2 and data read from first and second memory area are outputted alternately to a data input/output section 30.
アドレスバッファ２には第１のメモリ領域に対応するアドレスと第２のメモリ領域に対応するアドレスが入力されデータ入出力部３０には第１、第２のメモリエリアから読出されたデータが交互に出力される。 - 特許庁 - To facilitate the operation of matching the width of a stocker conveyor with the width of a conveyor of each device and the surveillance and inspection of the operating condition of each device by setting a wide interval between the devices as intermediate buffer devices for printed circuit boards.
プリント基板の中間バッファ装置として各装置間の間隙を広く設定でき、ストッカーのコンベアの幅員と各装置側のコンベアの幅員との整合作業や各装置の作動状態等の監視・点検等を容易にする。 - 特許庁 - The moving image coding apparatus which selects the coding processing method for a macroblock to be coded according to the load state information which can be calculated based upon the load state of the CPU resource and the buffer amount of image data.
ＣＰＵ資源の負荷状態や、画像データのバッファ量に基づいて算出できる負荷状態情報に応じて符号化すべきマクロブロックの符号化処理方法を選択する動画像符号化装置を提案するものである。 - 特許庁 - To achieve high image quality without restraining a code amount of AU of an optional picture even when the filling amount of a decoder buffer is not sufficient, in an optional picture forcibly set as a picture of a scene change.
強制的にシーンチェンジのピクチャとして設定した任意のピクチャにおいて、デコーダバッファの充足量が十分でない場合においても上記の任意のピクチャのＡＵの符号量を抑制することなく高画質を実現する。 - 特許庁 - Further, the transmission line path 25 connects an input end of the malfunction decision circuit 21 to a first bonding electrode 17 connected to, for example, an output buffer circuit block 15 as a predetermined circuit block in a bonding electrode 12.
また、伝送線路２５は、ボンディング電極１２の中の所定の回路ブロックである例えば出力バッファ回路ブロック１５と接続された第１のボンディング電極１７と誤動作判定回路２１の入力端とを接続する。 - 特許庁 - Consequently, it is not required to sequentially sort the signals by frame or field before encoding unlike a conventional stereoscopic image encoding method and device, and an image buffer for sequentialization is not provided and a delay time can be shortened.
従って、従来例の立体視画像符号化方法及び装置のように符号化の前に１フレーム又は１フィールド毎に順次配列する必要が無く、順次化のための画像バッファを持たず、遅延時間を短くすることができる。 - 特許庁 - To provide a technology for appropriately adjusting a buffer capacity to be secured for a communication terminal in which communication resources are released while maintaining connection to a network, and to temporarily hold data to be transmitted to the communication terminal.
ネットワークへの接続を維持しながら通信リソースが解放された通信端末に対して確保すべき、その通信端末へ送信すべきデータを一時的に保持するためのバッファ容量を適切に調整するための技術を提供する。 - 特許庁 - Apart from that problem, there is the issue of capital buffer under the Act on Special Measures for Strengthening Financial Functions: when a company borrows a new loan, cash flow must be generated, namely a business must be started.
そういう問題と、金融機能強化法の資本バッファーという問題と、新たな借入れを起こすときというのは、要するに企業にキャッシュ・フローが生まれなくてはいけないのですけれども、つまり、事業が始まらなくてはいけない。 - 金融庁 - To provide a hold error prevention method preventing a set-up error from being induced by an excess-delay value by considering beforehand wiring length to a buffer inserted to avoid a hold error.
本発明の課題は、ホールドエラーを回避するために挿入されるバッファへの配線長を予め考慮することによって、ディレイ値が付き過ぎるためのセットアップエラーの誘発を防止するホールドエラー対策方法を提供すことを目的とする。 - 特許庁 - The buffer unit is characterized by including a stretching spacer installed to be closely contacted with the inside face of the housing; and a stopper installed to be closely contacted with the spacer and formed with an insertion hole in its center.
また、前記緩衝ユニットは、前記ハウジングの内面に密着するように設置される伸縮性スペーサと；前記スペーサと密着するように設置され、中央に貫通ホールが形成されたストッパーと；を含むことを特徴とする - 特許庁 - Then, by replacing the B picture data with the skip B picture data on the basis of a verification result by a vbv buffer, the amount of data of a bit stream output outputted from a coded data output section 6 can be adjusted.
そして、ｖｂｖバッファによる検証結果に基づいて、ＢピクチャデータをスキップＢピクチャに置き換えることで、符号化データ出力部６から出力されるビットストリーム出力のデータ量を調整することが可能になる。 - 特許庁 - An address signal Abuf is inputted to an address inversion section 19 from an input buffer 11, the logic value of a specific bit of the input signal is inverted or non-inverted and outputted to an address control circuit 12.
アドレス反転部１９には、入力バッファ１１からのアドレス信号Ａｂｕｆが入力され、入力アドレス信号の特定ビットの論理値を反転または非反転してアドレス制御回路１２に出力するようになっている。 - 特許庁 - Thirdly, a pair of rigid plates 7, 8 nipping the buffer member 9 having different thicknesses and qualities are combined to differ the number of inherent vibration so as to reduce the generation and transmission of impulsive sound.
第３に緩衝材９を挾み込んでいる１対の剛性板７，８の厚さや材質を異なるものによって組み合わせ、固有振動数を異なるものとすることにより衝撃音の発生及び伝達を低くしてある。 - 特許庁 - A high potential-side supply voltage Vdd2 of an inverter 33 in the final stage out of inverters 31 to 33 in plural stages which constituted a buffer circuit in the driver circuit is set to a value lower than a high potential- side supply voltage Vdd1 of the other inverters 31 and 32.
ドライバ回路内のバッファ回路を構成する複数段のインバータ３１〜３３のうち、最終段のインバータ３３の高電位側電源電圧Ｖdd2 を他のインバータ３１，３２の高電位側電源電圧Ｖdd1 よりも低く設定する。 - 特許庁 - To provide a data transfer controller by which occurrence frequency of interruption to a central processing unit is reduced without restricting the storage capacity of a buffer memory housed in a peripheral module at a transfer destination.
転送先の周辺モジュールに内蔵されたバッファメモリの記憶容量に制約されることなく、中央演算処理装置に対する割り込みの発生回数を低減させることを可能とするデータ転送制御装置を提供すること。 - 特許庁 - A thermal stress reducing layer which reduces the thermal stress due to the difference in the coefficients of linear expansion between the single-crystal substrate 1 and the device layer 3 on the basis of its dislocation introducing deformation is provided in the buffer layer 2.
そして、バッファ層２内には、単結晶基板１と素子層３との線膨張係数差に起因して生ずる熱応力を自身の転位導入変形に基づいて緩和する熱応力緩和層が設けられている。 - 特許庁 - Further, the buffer circuit 6 is connected to a common potential by being connected to an analog ground GND 2 for a radio circuit different from a digital ground GND 1 for a control part where the base band signal processing circuit 3 is connected.
また、バッファ回路６は、ベースバンド信号処理回路３が接続される制御部用のディジタルグランドＧＮＤ１とは異なる無線回路用のアナロググランドＧＮＤ２に接続されることにより、共通電位に接続されている。 - 特許庁 - The voltage generation circuit 1 mounted on the electric appliance E is provided with: a voltage variable circuit 3 to which a reference voltage generation circuit 2 is connected; a voltage divider 4; a regulator circuit 5; a voltage detection circuit 6; and a buffer circuit 7.
電気機器Ｅに搭載される電圧生成回路１は、基準電圧発生回路２が接続される電圧可変回路３と、電圧分圧回路４と、レギュレータ回路５と、電圧検出回路６と、バッファ回路７とを備えている。 - 特許庁 - The first lens group 110 includes a first lens element 111, a first buffer layer 112, a first transparent body 113, and a second lens element 114, which are arranged in order from the object side OBJS toward the image surface 140 side.
第１レンズ群１１０は、物体側ＯＢＪＳから像面１４０側に向かって順番に配置された、第１レンズエレメント１１１と、第１バッファ層１１２、第１透明体１１３と、第２レンズエレメント１１４と、を含む。 - 特許庁 - On the surface of the second electrode 412, a buffer layer formed by, for instance, LiNbO_3, LiTaO_3, or SA can be formed and thereby the growth direction of the IrO_x nanostructure is determined.
第２電極４１２の表面上には、例えばＬｉＮｂＯ_３、ＬｉＴａＯ_３またはＳＡによって形成される緩衝層を形成することが可能であり、これによって、ＩｒＯ_Ｘナノ構造体の成長方向が決められる。 - 特許庁 - After accumulation of the number of inverted pixel segments is terminated for scanning lines corresponding to the magnification, the array in the image buffer 15 indicates the number of pixel segments inverted in the pixel, and the gray scale level of the pixel is determined based on this number.
倍率分の走査線について、反転画素セグメントの数の累積が終了した時点で、イメージバッファの配列は各画素において反転した画素セグメントの数を示し、これに基づいて画素のグレイスケールレベルを決定する。 - 特許庁 - When the error of the transmission data occurs, the transmission circuit 24 transmits a retransmission demand signal 28A or 28B capable of specifying the transmission buffer used for transferring the frame of the transmission data causing error to the DMA controller 16.
送信回路２４は、送信データのエラーが発生した場合に、該エラーが発生した送信データのフレームの転送に用いた送信バッファが特定できる再送要求信号２８Ａ又は２８ＢをＤＭＡコントローラ１６に送信する。 - 特許庁 - To provide a memory system and its control method in which load operation for a buffer memory is executed simply and quickly in a memory system performing load operation of data from a nonvolatile memory with a smaller unit than a normal read-out unit.
通常の読み出し単位より小さな単位で不揮発性メモリからデータのロード動作行うメモリシステムであって、バッファメモリへのロード動作を簡易且つ迅速に実行するメモリシステムおよびその制御方法を提供すること。 - 特許庁 - When supply to the optical disk drive 200 and the HDD 300 is completed, the MPU 105 directs the data processor 400 to renew the content of the buffer memory 400A with data newly input from an encoder 103.
光ディスクドライブ２００及びＨＤＤ３００への供給が完了すると、ＭＰＵ１０５は、エンコーダ１０３から新たに入力されてきたデータでバッファメモリ４００Ａの内容を更新するようデータプロセッサ４００に指示する。 - 特許庁 - When the memory controller receives a write command from the host system (YES at S3), the memory controller decides whether a logical page to be used for writing user data given from the host system corresponds to a logical page used for writing existing data in the buffer (S4).
メモリコントローラは、ホストシステムから書き込みコマンドを受信すると（Ｓ３でYes）、ホストシステムから与えられるユーザデータの書き込み先の論理ページと、バッファ内の既存データの書き込み先の論理ページとが一致するかどうか判断する（Ｓ４）。 - 特許庁 - The two processor core models execute a target program of a system comprising two processor cores having endian formats different from each other and a buffer memory for temporarily storing transmission data between the two processor cores to simulate operations of the two processor cores respectively.
２つのプロセッサコアモデルは、エンディアン形式が夫々異なる２つのプロセッサコアと、２つのプロセッサコア間の転送データを一時記憶するバッファメモリと、を備えるシステムのターゲットプログラムを実行して２つのプロセッサコアの動作を夫々模擬する。 - 特許庁 - When generating display data, data compressing a display image are produced by dedicated hardware and written in a buffer memory 22 as a dedicated output memory prepared separately periodically or when a change occurs in the display contents.
本発明では表示データを生成する時点で、専用のハードウェアにより表示イメージを圧縮したデータを作り、別に用意する専用の出力メモリであるバッファメモリ２２に定期的または表示内容に変化が生じた時点で書き込む。 - 特許庁 - Further, the control section 31 controls a packetize section 35 to read and packetize the image data stored in the rearrangement buffer 34 by each frequency component, and controls a network interface 36 to sequentially output the packet to a network.
また、制御部３１は、パケタイズ部３５を制御して、並び替えバッファ３４に蓄積された画像データを周波数成分毎に読み出させてパケット化させ、ネットワークインタフェース３６を制御して、そのパケットを順次ネットワークに出力させる。 - 特許庁 - The buffer means 27 is installed between the first transmission shaft 4a extending upward from the valve part 3 and the second transmission shaft 4b extended on the same shaft line as the first transmission shaft 4a, and supporting a moving plate 7 between a pair of electromagnets 5, 6.
弁部３から上方に向かって延設された第１伝達軸４ａと、その同一軸線上に延設されて一対の電磁石５，６間の可動板７を支持する第２伝達軸４ｂとの間に緩衝手段２７を設ける。 - 特許庁 - The non-volatile solid-state magnetic memory 10 of a field effect transistor structure is manufactured by sequentially forming a buffer layer 2, a recording layer 3 made of a carrier inductive ferromagnetic material and a metal electrode layer 5 via an insulating layer 4 on a substrate 1.
基板１上に、バッファ層２と、キャリア誘起強磁性体からなる記録層３と、絶縁層４を介して金属電極層５を順次に形成して、電界効果型トランジスタ構造の不揮発性固体磁気メモリ１０を作製する。 - 特許庁 - When a shortage of memory of a RAM 17 occurs during the execution of rasterization, a control section 30 of an image processing apparatus 10 executes a forced synthetic processing with respect to a memory space (working buffer) ensured for executing a transparency processing.
画像処理装置１０の制御部３０は、ラスタライズ実行時にＲＡＭ１７のメモリ不足が発生した際、トランスペアレンシー処理を実行するために確保されている記憶領域（作業バッファ）に対して強制合成処理を行う。 - 特許庁 - The three-state buffer is in an operation state during a period that the output enable signal is in an active state and has an output in a high-impedance state during a period that the output enable signal is in an inactive state.
ここで、スリーステートバッファは、出力イネーブル信号がアクティブ状態の期間、動作状態となり、出力イネーブル信号が非アクティブ状態の期間、出力がハイインピーダンス状態となることにより、上記課題を解決する。 - 特許庁 - The multi-thread processor is provided with a means (multi-processing part 12 and a buffer 13 for processed frame) which prefetches the frame processing for the next phrase when preset conditions are satisfied, and effectively utilizes the idle time of the threads.
マルチスレッド処理装置は、予め設定した条件を満たした場合に次フェイズのフレーム処理を先取り処理してスレッドの空転時間を有効活用する手段（マルチプロセッシング処理部１２及び処理済みフレーム用バッファ１３）を有する。 - 特許庁 - A buffer management processing part caches data of the data operations upon performance of the data operations from the auxiliary storage device to a memory, and determines whether or not the data as the target of the data operations are present in the cache.
バッファ管理処理部は、前記データ操作を行った際に前記データ操作のデータを前記補助記憶装置から前記メモリ上にキャッシュし前記データ操作の対象となるデータがキャッシュ上に存在するかどうかを判別する。 - 特許庁 - A p^- diffusion layer 11 and a p^+ diffusion layer 12 contacting it are formed right below the high-potential wiring 9 in contact with an n drain buffer layer 10 to lower electric field intensity of an insulating film 44a that the high-potential wiring 9 crosses.
高電位配線９の直下にｎドレインバッファ層１０と接してｐ^-拡散層１１とこれに接するｐ^+拡散層１２を形成することで、高電位配線９が横切る絶縁膜４４ａの電界強度を低下できる。 - 特許庁 - As the bit image data are not stored in the receiver buffer 10 and command analysis is not carried out, the unnecessary real-time processing is not started because of the incorrect recognition even if the bit image data includes the same data as the real-time processing command.
ビットイメージデータが受信バッファー１０に格納されてコマンド解析されることがないので、ビットイメージデータにリアルタイム処理コマンドと同一のデータが含まれていても誤認識により不要なリアルタイム処理が起動してしまうことがない。 - 特許庁 - The anode voltage VaL of a panel 1 is fed back to a PCB part 20, and the buffer circuit 21 of the PCB part 20 controls the current amount of current Iac so as to make the anode voltage VaL approach the anode voltage Va of a power supply circuit 14.
パネル部１のアノード電圧ＶaLはＰＣＢ部２０にフィードバックされ、ＰＣＢ部２０のバッファ回路２１は、アノード電圧ＶaLを電源回路１４のアノード電圧Ｖaに近づけるように電流Ｉacの電流量を制御する。 - 特許庁 - Firstly, at least a first epitaxial layer being a p^+ collector layer 1, a second epitaxial layer being a n^+ buffer layer 2, and a third epitaxial layer being an n^- drift layer 3 are laminated as a reverse-side element structure on a surface of a silicon substrate 30.
まず、シリコン基板３０の表面に、裏面素子構造として、少なくともｐ^+コレクタ層１となる第１エピタキシャル層、ｎ^+バッファ層２となる第２エピタキシャル層、およびｎ^-ドリフト層３となる第３エピタキシャル層を積層する。 - 特許庁
