「buffer」を含む例文一覧(23841)
＜前へ 1 2 .... 466 467 468 469 470 471 472 473 474 .... 476 477 次へ＞- In addition, the blocking of instructions from being issued to the performance unit does not affect the issuance of instructions to any other performance unit, and as such, other instructions from the instruction buffer logic are still capable of being issued to and performed by other performance units even while the sequencer logic is issuing the plurality of instructions associated with the long latency operation.
また、実行ユニットに対する命令の発行をこのようにブロックしても他の実行ユニットに対する命令の発行には影響が及ばず、したがって、シーケンサ・ロジックが長レイテンシ処理に関連する複数の命令を発行している間もなお、命令バッファ・ロジックからの他の命令を他の実行ユニットに発行し、それらの実行ユニットによって実行することが可能である。 - 特許庁 - When it is expected that servo becomes abnormal due to a detection signal outputted from a servo state detection circuit 12 for detecting the servo state of a servo circuit in a state for recording a signal on a disk 1 by reading the signal that has been stored in a RAM 10 for buffer, the recording operation of the signal to the disk 1 is suspended temporarily.
バッファ用ＲＡＭ１０に一旦記憶された信号を読み出すことによってディスク１に該信号を記録する状態にあるとき、サーボ回路のサーボ状態を検出するサーボ状態検出回路１２より出力される検出信号によってサーボが異常になると予想されるとディスク１への信号の記録動作を一旦中断させるように構成されている。 - 特許庁 - A switching request signal of a reading frequency is outputted from a CPU interface control part 20, a switching response signal synchronized with a display frame signal is outputted to the medium control part 11 in response to the switching request signal, accordingly reading from the buffer 11A and switching of the frequency are performed, thus DMA transfer of the image information is performed synchronized with display timing and successful display is performed.
ＣＰＵインターフェイス制御部２０からは読み出し周波数の切換要求信号が出力され、これに応答して表示フレーム信号に同期した切換応答信号が媒体制御部１１に出力され、これによってバッファ１１Ａからの読み出しと周波数の切換が行われるので、画像情報は表示タイミングに同期してＤＭＡ転送でき、良好な表示がなされる。 - 特許庁 - The authentication part 14 includes a ROM 140 storing a reference value 145 for authentication, a delay circuit 142 for measuring the time, a command issue circuit 146 for issuing a command for reading a fixed value (equal to the reference value 145) from the storage device, a receiving buffer 147 storing a value read from the storage device as a reception value 148, and a comparator circuit 144.
認証部１４には、認証用の基準値１４５を格納するＲＯＭ１４０、時間を計測するための遅延回路１４２、記憶装置から固定値（基準値１４５と等しい値）を読み出すためのコマンドを発行するコマンド発行回路１４６、記憶装置から読み出された値が受信値１４８として格納される受信バッファ１４７および比較回路１４４を設ける。 - 特許庁 - Both sides of a carrier conveyor 1 are provided with a sandwiching carrying mechanism 3 for sandwiching/rotating/carrying the cylindrical vessel, a detecting mechanism 4 detecting a reference image of the cylindrical vessel, and a buffer mechanism 6 when necessary, and controls the vessel direction, by simultaneously performing vessel carrying and vessel rotation for detecting the reference image, by freely switching the rotational direction of the sandwiching carrying mechanism.
搬送コンベヤ１の両側に、円筒状容器を挟み／回転させ／搬送する挟持搬送機構３と、円筒状容器の基準画像を検出する検出機構４と、必要に応じてバッファー機構６を設け、挟持搬送機構の回転方向を自在に切り替えることで容器搬送と基準画像を検出するための容器回転を同時に行ない、容器方向制御を行う。 - 特許庁 - The gas generator is provided with a gas producing chamber 1 for producing the required gas by the mixture or reaction of gases and a leading pipe 2 for leading the gas produced in the gas producing chamber 1 to another place, and at least one buffer tank 3 in which the produced gas is once stored is provided in the mid-way of a discharge passage of the leading pipe 2.
本願発明に係るガス発生装置は、気体の混合や化学反応により所望のガスを発生させるガス発生室１と、ガス発生室１にて生成されたガスを他へ導く導出用配管２を備え、導出用配管２の吐出経路の途中に、上記の生成ガスを一旦収容することが可能なバッファタンク３が、少なくとも１つ設けられたことを特徴とする。 - 特許庁 - In OS control, voice A/D conversion control is executed, an input voice signal is converted to voice digital data by a digital/analog mutual conversion section 14, the converted voice digital data is stored into a voice digital data storage buffer section 15 and thereafter, the priority of the processing to be executed by voice compression is set at the lower priority of the other processing and the voice compression control is executed.
ＯＳ制御は、音声Ａ／Ｄ変換制御を実行し、入力された音声信号をデジタル／アナログ相互変換部１４によって音声デジタルデータに変換し、変換された音声デジタルデータを音声デジタルデータ格納バッファ部１５に記憶させた後、音声圧縮制御が行う処理の優先順位を他の処理よりも低い優先順位にして、音声圧縮制御を実行する。 - 特許庁 - The suspension device 10 is also equipped with a piston rod 26 fixed to the fixing member 90 and inserted into the cylinder 22, a piston 28 fixed to the piston rod 26, slidably provided in the cylinder 22, and partitioning the liquid chamber 24 into two, and a free piston 30 arranged between the air spring part 40 and the vibration buffer part 20 and defining the air chamber 42 and the liquid chamber 24.
さらに、サスペンション装置１０は、固定部材９０に固定され、シリンダ２２内に挿入されたピストンロッド２６と、ピストンロッド２６に固定されるとともにシリンダ２２内に摺動自在に設けられ、液室２４を２つに仕切っているピストン２８と、空気ばね部４０と振動緩衝部２０との間に配置され、空気室４２と液室２４とを画成しているフリーピストン３０とを備える。 - 特許庁 - The SW control circuit 12 converts the voltage, generated by supplying a constant current from a constant current circuit 15 to the resistance 14, into a digital value by an analog-digital converting circuit 13 and according to the converted digital value, CMOS inverter circuits which are selected by the SW control circuit 12 are activated to control the on-resistance of the whole output buffer circuit 11 within a specific range.
ＳＷ制御回路１２には、定電流回路１５から抵抗１４に一定電流を供給して発生する電圧を、ＡＤＣ回路１３でデジタル値に変換し、変換されたデジタル値に基づいてＳＷ制御回路１２が選択する個数のＣＭＯＳインバータ回路が能動化され、出力バッファ回路１１全体としてのオン抵抗が所定範囲内に制御される。 - 特許庁 - A control circuit 6 controls a writing point for making data demodulated through a demodulator circuit 3 in the ring buffer memory 5 store, a reproducing point for reading data resulting from error-correction processing by the error-correction circuit 9, a reproducing point for indicating a position of data applied to the error-correction circuit 9, and a writing point for writing output data from the error-correction circuit 9.
制御回路６は、リングバッファメモリ５の、復調回路３で復調されたデータを記憶させる書き込みポイント、誤り訂正回路９により誤り訂正処理がなされたデータを読み出す再生ポイント、誤り訂正回路９に供給するデータの位置を表す再生ポイント、および誤り訂正回路９からの出力データを書き込む書き込みポイントを制御する。 - 特許庁 - Additionally, when a current flows out from the output buffer circuit 100 to the inductive load 2, the slew-rate control unit 140 controls such that the output signal VOUT changes from the high slew rate to the low slew rate at the rising edge of the output signal VOUT and controls such that the output voltage VOUT changes from the low slew rate to the high slew rate at the falling edge of the output signal VOUT.
また、出力バッファ回路１００から誘導性負荷２に電流が流出している場合に、スルーレート制御部１４０は、出力信号ＶＯＵＴの立ち上がり過程において高いスルーレートから低いスルーレートに変化させる制御を行うとともに、出力信号ＶＯＵＴの立ち下がり過程において低いスルーレートから高いスルーレートに変化させる制御を行う。 - 特許庁 - Electric charges stored in a wafer W to be treated are led out by grounding a transport arm 4 for delivery which comes into contact with the wafer W when the wafer W is transported between the resist coater/ developer 61 and EB aligner 62, the wafer supporting pins 8 of a wafer delivery stage 2, and the leading-out pin 17 of a wafer cassette 6 for buffer through grounding conductors 16.
レジスト塗布現像装置６１とＥＢ露光装置６２との間で被処理体であるウエハＷを搬送する過程でウエハＷと接触することになる受渡用搬送アーム４，ウエハ受渡しステージ２のウエハ支持ピン８及びバッファ用ウエハカセット６の取出用ピン１７を接地導線１６によって接地しておくことで、ウエハＷに蓄積された電荷を導出させる。 - 特許庁 - A random number generation circuit 2 which shows a transitional response up to generation of random numbers is activated from an initial state by applying a random number generation activation signal 10 just after a reset signal 9 thereto to start random number generating operation, and fetches output data to a buffer memory 6 at a time after an end signal 15 set by an operation time setting signal 13.
リセット信号９の直後の乱数発生起動信号１０が印加されることにより、乱数を発生するまでに過渡的応答を示す乱数発生回路２は、初期状態から起動して乱数発生の動作を開始し、動作時間設定信号１３により設定される終了信号１５後のタイミングでその出力データをバッファメモリ６に取り込む。 - 特許庁 - When internal peripheral circuits including a column decoder 108 are operated, a VDCE signal is outputted from a clock generating circuit 113, when it is inputted to a VDC circuit 117 for periphery, supply capability of int.Vcc is improved, int.Vcc is supplied to the internal peripheral circuits including the column decoder 108 and excluding an input means 120, an output buffer 112, and a sense amplifier 109.
コラムデコーダ１０８を含む内部周辺回路の動作時に、クロック発生回路１１３からＶＤＣＥ信号が出力され、周辺用ＶＤＣ回路１１７に入力されると、ｉｎｔ．Ｖｃｃの供給能力が向上し、入力手段１２０，出力バッファ１１２，センスアンプ１０９を除くコラムデコーダ１０８を含む内部周辺回路にｉｎｔ．Ｖｃｃを供給する。 - 特許庁 - Signal voltages Vsp, Vsn from a signal line driving circuit 3 are applied via an active element, such as a TFT, onto a display electrode on a matrix substrate 11, and a common voltage Vcom common to each display cell 13 is applied via a buffer circuit 4 to a counter electrode on a counter substrate 12, thereby applying a driving voltage to the liquid crystal in the liquid crystal display 13.
ＴＦＴなどのアクティブ素子を介して信号線駆動回路３からの信号電圧Ｖsp・Ｖsnをマトリクス基板１１上の表示電極に印加するとともに、各表示セル１３に共通の共通電圧Ｖcom をバッファ回路４を介して対向基板１２上の対向電極に印加することで、表示セル１３における液晶に駆動電圧を印加する。 - 特許庁 - The original imaging apparatus 1 displays thumbnail pictures of each of page data stored in a second buffer memory 7 on a display apparatus 15 as a list, and a user applies an operation to any of the thumbnail pictures displayed on the display apparatus 15 as a list to update page data corresponding to the thumbnail picture data into page data operated by the same operation contents as those applied to the thumbnail picture.
原稿撮像装置１では、第２のバッファメモリ７に格納されている各ページデータのサムネイル画像を表示装置１５に一覧表示し、表示装置１５に一覧表示されているサムネイル画像のいずれかを操作し、このサムネイル画像データに対応するページデータを、このサムネイル画像に対して行われた操作内容と同じ操作内容で操作されたページデータに更新する。 - 特許庁 - A plurality of buffer circuits 280 for receiving reference signals RAMP generated from a reference signal generating section 27 and supplying them to the reference signal input stage of a predetermined number of voltage comparing sections 252 are provided and the reference signal RAMP supplied through one reference signal line 251 is supplied while being separated to a reference signal RAMP_k through a reference signal output line _k for each block BK_k.
参照信号生成部２７で生成された参照信号RAMPを受け、所定数の電圧比較部２５２の参照信号入力段に供給するバッファ回路２８０を複数設けることで、１つの参照信号線２５１を介して供給される参照信号RAMPを、各ブロックBK_k用の参照信号出力線_kを介して参照信号RAMP_kに分離して供給する。 - 特許庁 - Storage means 2-1 to 2-n preserve instruction fetch information composed of an issue interval between instruction fetch timing, which is sampled by trace driven simulators 1-1 to 1-n corresponding to respective element processors, on the assumption of complete hit of an instruction cache and issue timing of a preceding instruction, which occupies an instruction buffer entry to store a fetched instruction, and a fetch address.
各単体プロセッサに対応するトレースドリブンシミュレータ１−１〜１−ｎで採取した、命令キャッシュが完全にヒットすると仮定したときの命令フェッチタイミングと、フェッチした命令が格納されるべき命令バッファエントリを占有していた先行命令の発行タイミングとの発行間隔、及びフェッチアドレスからなる命令フェッチ情報を記憶手段２−１〜２−ｎに保存する。 - 特許庁 - The data recording/reproducing device 100 is provided with a general input/output interface part (ATA) 102 and an exclusive input/output interface part 101 and constituted so as to directly interface AV stream data with an AV information compressor 112 or an AV information expander 113 connected to the exclusive input/output interface part 101 while buffering the data in the buffer memory 103.
データ記録再生装置１００は、汎用入出力インタフェース部（ＡＴＡ）１０２に加え、専用入出力インタフェース部１０１を備え、バッファメモリ１０３でバッファリングしながら、専用入出力インタフェース部１０１に接続された、ＡＶ情報圧縮器１１２又はＡＶ情報伸張器１１３とＡＶストリームデータを直接インタフェースできる構成を有している。 - 特許庁 - While when using the data bus lines 6a and 6b as two single data buses, a differential amplifier 42 transmits data to data bus lines 102a and 102b as they are, a data signal DATA2 is applied to the data bus line 6b by the switching circuit 26, the output buffer circuit 46 is activated by the switching circuit 72, and data are outputted from an output node NOUT2.
一方、データバス線６ａ、６ｂを２本の単一データバスとして使用する場合には、差動増幅器４２はデータをそのままデータバス線１０２ａ、１０２ｂに伝達し、切換回路２６によってデータ信号ＤＡＴＡ２がデータバス線６ｂに与えられ、切換回路７２によって出力バッファ回路４６が活性化されて出力ノードＮＯＵＴ２からデータが出力される。 - 特許庁 - A sheet retainer 10 for fixing a waterproof sheet 4 in a substrate 2 is provided with a first fixing member 12 fixed to the waterproof sheet 4, a second fixing member 14 that overlaps with at least a portion of the first fixing member 12 and is fixed to the substrate, and a buffer material 16 disposed between the first fixing member 12 and the second fixing member 14.
下地２に防水シート４を固定するシート固定装置１０であって、防水シート４に固定される第一固定部材１２と、第一固定部材１２の少なくとも一部に重なると共に、下地に固定される第二固定部材１４と、第一固定部材１２と第二固定部材１４との間に配置される緩衝材１６とを備える、シート固定装置１０を提供する。 - 特許庁 - The display driver comprises: a digital/analog converter which receives an input voltage lower than a source voltage used in a buffer amplifier for output drive, generates a plurality of reference voltages and selects a reference voltage corresponding to an M (M is a positive integer) bit data signal; and an amplifier which amplifies the reference voltage selected by the digital/analog converter.
本発明によるディスプレイ駆動装置は、出力駆動用バッファアンプに使用される電源電圧より減少した入力電圧を受け取って基準電圧を生成し、Ｍ（Ｍは、正の整数）ビットのデータ信号に対応する基準電圧を選択するデジタル／アナログ変換部、及びデジタル／アナログ変換部から選択された基準電圧を増幅する増幅部を備える。 - 特許庁 - The method comprises the steps of (a) eluting an RNA-containing component from a biological tissue by mixing the biological tissue with a sodium isoascorbate-containing buffer solution, (b) separating a phase containing protein, a DNA and/or the like and a phase containing an RNA and polysaccharides from the resultant eluate and (c) isolating the RNA from the latter phase.
（ａ）生物組織からイソアスコルビン酸ナトリウムを含有する緩衝液と混合してＲＮＡを含む成分を溶出させる工程、（ｂ）溶出物から、タンパク、ＤＮＡ等を含む相とＲＮＡと多糖類を含む相とを分離する工程及び（ｃ）ＲＮＡと多糖類を含む相からＲＮＡを分離する工程を含むことを特徴とするＲＮＡの抽出方法。 - 特許庁 - In a semiconductor integrated circuit that has a monitor circuit for evaluation on a semiconductor substrate, the monitor circuit is arranged in an I/O control circuit region 2 of the I/O buffer circuit region of the semiconductor integrated circuit, and is equipped with a delay circuit, a launcher flip- flop circuit that is connected to the input and output stages of the delay circuit, and a capture flip-flop circuit.
評価用のモニター回路を半導体基板上に備えた半導体集積回路において、モニター回路は、半導体集積回路の入出力バッファ回路領域の入出力コントロール回路領域２に配置されており、遅延回路と、遅延回路の入力段と出力段とにそれぞれ接続されたランチャーフリップフロップ回路およびキャプチャーフリップフロップ回路と、を有している。 - 特許庁 - The electronic camera comprises a means for enabling a user to confirm a prescribed parameter (development parameter) relating to recorded image generation after photographing and a means for enabling a user to change it, operations other than a prescribed operation are invalidated until the operation relating to the confirmation means and the change means is completed, and photographed RAW data are stored in a RAW buffer area while being kept undeveloped.
記録画像生成にかかる所定のパラメータ（現像パラメータ）を、撮影後に使用者が確認できる手段と、変更できる手段を備えることを特徴とし、また前記確認手段及び変更手段に関する操作が完了するまでは所定の操作以外は無効とし、撮影したＲＡＷデータを未現像のままＲＡＷバッファ領域に格納しておくことを特徴とする。 - 特許庁 - When the nitride compound semiconductor is epitaxially formed on a dissimilar substrate without using a low temperature buffer layer, the growth velocity of the nitride compound semiconductor is made 2.5 nm/sec or more, preferably, 3.0 nm/sec or more in a range at least within 100 nm from the surface of the substrate 1, and the growth velocity in the remaining part exceeding the range is made lower.
窒化物系化合物半導体を異種基板上に低温バッファ層を用いずにエピタキシャル成長する際、基板１表面から少なくとも１００nm以内の範囲において、窒化物系化合物半導体の成長速度を２．５nm／ｓｅｃ以上、好ましくは３．０nm／ｓｅｃ以上とし、この範囲を過ぎた以降の残り部分における成長速度をより低速にする。 - 特許庁 - A game ball P introduced into the upper part of a game area 5a along an outer rail 11a enters a game ball speed reduction passage 23 in a game ball moving-directional upstream side of the buffer member 25b, and the game ball P passing the game ball speed reduction passage 23 comes into contact with a plurality of game pins 14 and an auxiliary member 24 to reduce the ball speed.
遊技球Ｐが外レール１１ａに沿って遊技領域５ａの上部へ導入された遊技球Ｐが、緩衝部材２５ｂより遊技球Ｐの移動方向上流側において遊技球減速通路２３へ入球し、その遊技球減速通路２３の通過中の遊技球Ｐが複数の遊技釘１４や補助部材２４に接触してその球速が減速される。 - 特許庁 - A line buffer 22 which outputs pixel data in one line unit and border data which is one data are inputted parallel to a multiplexer 336 and the one data is outputted by a selection control signal from a controller 334 so as to be made correspondent to plural exposure elements arrayed to a line form of an exposure head section 31, by which line images are successively formed on a photosensitive material surface.
画素データを１ライン単位で出力するラインバッファ２２と、１つのデータであるボーダーデータとがマルチプレクサ３３６に平行に入力され、コントローラ３３４からの選択制御信号により、一方のデータが露光ヘッド部３１のライン状に配列された複数の露光素子に対応づけられるように出力され、ライン画像が感光材料面に順次生成される。 - 特許庁 - The buffer 70A is provided with switching parts 71, 74 for connection change-over and when a polarity control signal POL is set to 'H', odd numbered luminance signals Bi are amplified in a non- inverting amplifier 72 to be impressed on odd numbered X electrodes 11i and even numbered luminance signals Bi+1 are amplified in an inverting amplifier 73 to be impressed on even numbered X electrodes 11i+1.
出力バッファ７０Ａは、接続切替え用のスイッチ部７１，７４を備え、極性制御信号ＰＯＬが“Ｈ”の時、奇数番目の輝度信号Ｂｉは非反転増幅器７２で増幅されて奇数番目のＸ電極１１_ｉに印加され、偶数番目の輝度信号Ｂｉ＋１は反転増幅器７３で増幅されて偶数番目のＸ電極１１_ｉ＋１に印加される。 - 特許庁 - When a group of object images constituted by sequentially overwriting object images 911, 912, 913 and 916 is overwritten on an object image 920 with transparency process, the object image 916 of the uppermost layer of the object images 911, 912, 913 and 916 is subjected to transparency process and is overwritten on the object image 920 which is written in a transparency processing buffer 10D (C).
オブジェクト画像９１１，９１２，９１３，９１６を順次上書きすることによって構成されるオブジェクト画像のグループをオブジェクト画像９２０に透明処理して上書きする場合、透明処理バッファ１０Ｄに書き込まれたオブジェクト画像９２０に、オブジェクト画像９１１，９１２，９１３，９１６のうちの最上層のオブジェクト画像９１６が透明処理して上書きされる（Ｃ）。 - 特許庁 - This helmet has a buffer material attached to the inner face of the protective shell A made from a synthetic resin and covering the top of the head, and an anti-slip member 6 made from a different material softer than the synthetic resin and imparting resistance to the sliding in the front direction to the belt 12 of the guard B at the face side, detachably attached to the protective shell A.
頭の上部を覆う合成樹脂製の保護殻体Ａの内面に緩衝材が取付けられ、保護殻体Ａの外周面の後部に、これよりも軟質の異素材で製作され、かつ、保護殻体Ａに脱着自在に装着される顔面側保護具Ｂのベルト１２に対して前方への滑動に抵抗を付与する滑り止め部材６が設けられている。 - 特許庁 - The electrochemical measuring device comprises means for supplying the potential for electrodeposition of copper on the working electrode surface in a state where the working electrode is brought into contact with the sample solution to which an acid is added and potential varying means for supplying the potential for eluting copper electrodeposited on the working electrode surface in a state where the working electrode on the surface of which copper is electrodeposited is brought into contact with the acidic buffer.
酸が添加された前記試料溶液に作用電極を接触させた状態で、作用電極表面に銅を電着させる電位を供給する手段と、表面に銅が電着した作用電極を酸性緩衝液に接触させた状態で、作用電極表面に電着した銅を溶出させる電位を供給する電位変動手段とを備える。 - 特許庁 - This circuit includes a capacitor C1, a constant current charging part 51 charging the capacitor with constant current, a constant current discharging part 52 discharging the capacitor with constant current, a buffer part 53 taking out and outputting voltage form at both ends of the capacitor, and a switching part 54 periodically switching and operating the constant current charging part 51 and the constant current discharging part 52.
コンデンサＣ１と、コンデンサを定電流で充電するための定電流充電部５１と、コンデンサを定電流で放電させるための定電流放電部５２と、コンデンサの両端の電圧波形を取り出して出力するためのバッファ部５３と、定電流充電部５１と定電流放電部５２とを周期的に切り換えて作動させるための切り換え部５４とを有する。 - 特許庁 - The FIFO control circuit is provided with a control means for specifying a plurality of memory areas to be used as the FIFO buffer by an area designating means, and for holding address information for read access and write access for each specified memory area by an address pointer means, and for FIFO operating the prescribed memory area, by using the address pointer means, in response to the request from the input/output circuit.
ＦＩＦＯ制御回路は、ＦＩＦＯバッファとして利用する複数のメモリ領域をエリア指定手段で規定し、規定されるメモリ領域毎にリードアクセス及びライトアクセスのためのアドレス情報をアドレスポインタ手段で保持し、入出力回路からの要求に応答して、所定のメモリ領域を、前記アドレスポインタ手段を用いて、ＦＩＦＯ動作させる制御手段と、を含む。 - 特許庁 - A buffer/transmission data division section 10 of a transmitter 1 in the communication system divides a transmission data packet into a plurality of blocks, an error detection coding section 11 attaches an error detection code to each block division, a transmission section 13 transmits each block with the error detection code attached thereto, and also re-transmits the block designated by re-transmission information from a receiver 2.
通信システムの送信機１では、バッファ／送信データ分割部１０で送信データパケットを複数のブロックに分割し、誤り検出符号化部１１で分割された各ブロックに誤り検出符号を付加し、送信部１３で誤り検出符号を付加されたブロックを送信するとともに受信機２からの再送情報により指定されたブロックを再送する。 - 特許庁 - In the case a constraint takes place for memory capacity and power capacity utilizable in decoding processing and resolution at a display destination is limited, an interruption processing part 32 stops decoding processing halfway, extracts the image on the intermediate hierarchy obtained at that time, from the frame buffer 22, performs image processings such as scaling, as necessary, and uses the image subjected to the image processing as a final decoded image DI.
復号処理に利用できるメモリ容量や電力容量に制約が生じる場合や表示先の解像度に限界がある場合に、中断処理部３２は復号処理を途中で打ち切り、その時点までに得られる中間階層の画像をフレームバッファ２２から抽出し、必要に応じてスケーリングなどの画像処理を施して最終的な復号画像ＤＩとして用いる。 - 特許庁 - There are set the plurality of line sensor cameras 1 and 2 which simultaneously operate in a master-slave relationship, every two primary buffers set for each of the plurality of line sensor cameras for storing primary image data sent after A/D converted from the line sensor cameras, and a secondary buffer for synthesizing and storing one primary image data for each of the line sensor cameras stored in the primary buffers.
マスター、スレーブの関係を持って同時に動作する複数のラインセンサカメラ１、２と、前記複数のラインセンサカメラごとに２個宛用意されて前記各ラインセンサカメラからＡ／Ｄ変換されて送られてくる一次画像データを記憶させる一次バッファと、前記一次バッファに記憶されている前記ラインセンサカメラにつき１つの一次画像データを合成して格納する二次バッファとを備えている。 - 特許庁 - To make needles flow of through current preventable by performing amplifying operation keeping an indefinite potential in a sense amplifier as it is, in a memory circuit performing such control that an output buffer is connected directly to a sense amplifier circuit, the sense amplifier circuit is utilized as an output data latch, and the sense amplifier circuit is brought into an operation state even at the time of other than read-out.
センスアンプ回路に直接出力バッファを接続して、センスアンプ回路を出力データラッチとして利用し、データ読出し時以外にもセンスアンプ回路を動作状態とするような制御を行なう方式のメモリ回路において、センスアンプ回路が不確定な電位のまま増幅動作することによって不要な貫通電流が流れるのを防止できるようにする。 - 特許庁 - To provide an image processing unit such as a main board that is a component of a facsimile terminal where image data stored in a printer buffer can be processed with single resolution, especially with lower resolution so as to relieve the load of an MPU thereby, the main board is used in common so as to easily reduce the cost, and printer engines requiring two different resolution can selectively mounted.
プリンタバッファに記憶される画データを単一の解像度、特に低い側の解像度で扱うことができ、これによってＭＰＵの負荷が軽減でき、メインボードの共通化と、これによるコストダウンとを容易に達成することができる２つの異なる解像度を要求するプリンタエンジンを選択的に搭載可能としたファクシミリ装置を構成するメインボードの如き画像処理装置を提供する。 - 特許庁 - When a space is formed in priority-classified transmission queues 11 and 12, a UTOPIA level 2 slave control part 8 of the outer hardware 13 instructs a UTOPIA level 2 master control part 5 to convert an ether frame accumulated in a common buffer 3 into an ATM cell and transmit it to the priority-classified transmission queues 11 and 12 by an ATM cell processing control part 4.
外部ハードウェア１３のＵＴＯＰＩＡレベル２スレーブ制御部８は、優先クラス別送信キュー１１，１２に空きが生じたとき、ネットワークプロセッサ６のＵＴＯＰＩＡレベル２マスタ制御部５へ共有バッファ３に蓄積されているイーサフレームをＡＴＭセル化制御部４によりＡＴＭセルへ変換して優先クラス別送信キュー１１，１２へ送るように指示する。 - 特許庁 - This method for producing the unsaturated fatty acid or its derivatives from a fatty acid or its derivatives by using unsaturated fatty acid-producing bacteria belonging to the genus Rhodococcus is characterized by affecting seeds in their steady state on the fatty acid or its derivatives in the presence of phosphate buffer of ≥0.1 M concentration exhibiting pH7.0-9.0.
ロドコッカス（Rhodococcus）属に属する不飽和脂肪酸生産菌を用いて、脂肪酸又はその誘導体から不飽和脂肪酸又はその誘導体を製造する方法であって、濃度０．１Ｍ以上でｐＨ７．０〜９．０のリン酸緩衝液の存在下、脂肪酸又はその誘導体に定常期のシードを作用させることを特徴とする不飽和脂肪酸又はその誘導体の製造法。 - 特許庁 - More specifically, the buffer layer having the stress relaxation effect is suitably formed by making a second AlN layer using gas mixed with TMA and TMG at 600°C or less to the extent that the mixing ratio of TMA and TMG is 3/17 or more and 6/17 or less if the surface layer of the template substrate comprises the first AlN layer.
特に、テンプレート基板の表面層が第１のＡｌＮ層からなる場合であれば、６００℃以下の形成温度でＴＭＡとＴＭＧの混合ガスを、ＴＭＡに対するＴＭＧの混合比を３／１７以上６／１７以下の範囲で供給して第２のＡｌＮ層を形成することで、応力緩和効果を有するバッファ層を好適に形成することができる。 - 特許庁 - To provide a method for analyzing a diabetes mellitus-related protein with excellent reproducibility and high throughput, by unifying the lineage and the age in week of a model mouse, removing efficiently albumin and globulin existing in large quantities in serum, and providing a buffer capable of solubilizing a serum protein component, and a method for developing a pharmaceutical by using the protein found thereby.
モデルマウスの系統及び週齢の統一を図り、血清中に多量に存在するアルブミン及びグロブリンを効率的に除去し、血清タンパク質成分を可溶化するバッファーを提供することによって、再現性良く、且つハイスループットに糖尿病関連タンパク質を解析する方法、及びそれによって見出されたタンパク質を用いて医薬品を開発する方法を提供する。 - 特許庁 - A 1st layer containing a water-insoluble and alkaline water-soluble polymer and a 2nd layer containing an IR absorbent and a binder, impervious to an alkali developing solution containing an organic compound having buffer action and a base as essential components and having solubility to the alkali developing solution increased by the action of light or heat are successively disposed on a substrate to obtain the objective original plate.
支持体上に、水不溶性、且つ、アルカリ水可溶性の高分子を含有する第１の層と、赤外線吸収剤と、バインダーとを含有し、緩衝作用を有する有機化合物と塩基とを主成分とするアルカリ現像液に非浸透性で、光又は熱の作用によりアルカリ現像液に対する溶解性が増大する第２の層と、順次設けてなる。 - 特許庁 - Cooling medium flow channel grooves 34 are formed by overlapping rear face shapes of the oxidant gas flow channel grooves 32 and rear face shapes of the fuel gas flow channel grooves 36, and in turn, make a buffer part 40 for a cooling medium by crossing the rear face shapes in the vicinity of a cooling medium inlet communication hole 22a and a cooling medium outlet communication hole 22b.
酸化剤ガス流路溝３２の裏面形状と燃料ガス流路溝３６の裏面形状とが重なって冷却媒体流路溝３４が形成され、この冷却媒体流路溝３４は、冷却媒体入口連通孔２２ａ及び冷却媒体出口連通孔２２ｂの近傍で、前記裏面形状が交差して冷却媒体用バッファ部４０を形成する。 - 特許庁 - Whenever the image generated by the imaging part is obtained as an image to be processed, the image processing part performs first image processing of arranging the image to be processed in a composite image for recording stored in the image storage part and second imaging processing of varying the image to be processed and thereafter arranging the image in a composite image for display stored in the image buffer.
画像処理部は、撮像部により生成される画像を処理対象画像として取得する度に、処理対象画像を画像記憶部に格納される記録用合成画像の中に配置する第１画像処理と、処理対象画像を所定サイズに変倍した後に画像バッファに格納される表示用合成画像の中に配置する第２画像処理とを実施する。 - 特許庁 - When transferring data received from one network to another in an on-vehicle gateway apparatus, a buffer means for storing the received data comprises a first storage region for storing the received data in an order corresponding to the priority of an identifier (ID) attached to the data, and a second storage region for storing the received data in the order of reception.
車載ゲートウェイ装置において、一のネットワークから受信したデータを他のネットワークに転送する際に、該受信したデータを格納するバッファ手段は、受信したデータを、該データに付された識別子（ＩＤ）の優先度に応じた順序で格納する第１の記憶領域と、前記受信したデータを、受信した順序で格納する第２の記憶領域とから構成される。 - 特許庁 - Since the hydrophilic polymer having the action for buffering the pH is held by the hydrophobic polymer for forming the small amount of the matrix, the excreted liquid excreted from the fistula or the like is easily contacted with the hydrophilic polymer to buffer the pH of the excreted liquid to weaken its enzyme activity and to effectively maintain an adhered state as well without giving the adverse influence to the skin.
上記ｐＨを緩衝する作用を有する親水性ポリマーは、少量のマトリックスを形成する疎水性ポリマーに保持されているので、瘻孔等からは排出された排泄液はこの親水性ポリマーに容易に接触して排泄液のｐＨを緩衝して酵素活性を弱め、皮膚に悪影響を与えず、貼付状態も確実に維持することができる。 - 特許庁 - A feature extraction processing part 11b calculates cepstrum with fine precision as to a voice section of an input voice, extracts a voice part (voiced sound) according to a peak value appearing its high quefrency part, and calculates a slightly rough melcepstrum as to the extracted voice part, extracts its low quefrency part as feature data, and stores them in a registered data buffer 11c.
特徴抽出処理部１１ｂは入力音声の音声区間について細かい精度でケプストラムを算出し、その高ケフレンシー部に現れるピーク値に基づいて音声部分（有声音）を抽出し、抽出された音声部分についてやや粗いメルケプストラムを算出し、その低ケフレンシー部を特徴データとして抽出し、登録データバッファ１１ｃに記憶する。 - 特許庁 - The figure drawing device comprises a vertex shader 300 to perform processing of vertex data, a viewport clipping circuit 301, a setup circuit 302, a rasterizer 303, a texture memory 305 to store texture data, a frame buffer 306 to store pixel data, and a multithread shader 304 to generate pixel threads of a pixel unit by accessing the pixel data and the texture data, to perform parallel processing.
図形描画装置は、頂点データを処理する頂点シェーダ３００と、ビューポートクリッピング回路３０１と、セットアップ回路３０２と、ラスタライザ３０３と、テクスチャデータを保存するテクスチャメモリ３０５と、ピクセルデータを保存するフレームバッファ３０６と、ピクセルデータとテクスチャデータにアクセスしてピクセル単位のピクセルスレッドを生成して並列処理するマルチスレッドシェーダ３０４とを備えている。 - 特許庁
- 特許庁
- Copyright © Japan Patent office. All Rights Reserved.
