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外部ハードウェア１３のＵＴＯＰＩＡレベル２スレーブ制御部８は、優先クラス別送信キュー１１，１２に空きが生じたとき、ネットワークプロセッサ６のＵＴＯＰＩＡレベル２マスタ制御部５へ共有バッファ３に蓄積されているイーサフレームをＡＴＭセル化制御部４によりＡＴＭセルへ変換して優先クラス別送信キュー１１，１２へ送るように指示する。 - 特許庁 - The injection agent for treating or preventing osteoporosis is used so as to dose 200-2,000 μg alendronic acid to a person once/2-4 weeks, contains 200-2,000 μg alendronic acid per 100 mL aqueous solution and a citrate buffer solution, and is adjusted to pH 4.5-7.5, held in a plastic bag and isotonic with human blood.
本発明は、アレンドロン酸２００μｇ〜２０００μｇを、ヒトに対して２〜４週間に１回投与されるように用いられ、水溶液１００ｍｌあたりにアレンドロン酸を２００μｇ〜２０００μｇ及びクエン酸緩衝液を含み、ｐＨ ４．５〜７．５に調整された、プラスチックバッグに入った、ヒト血液と等張である、骨粗しょう症治療又は予防用注射剤である。 - 特許庁 - A centrifugal multi-stage type compressor 1 for compressing a butadiene gas B by rotating a plurality of impellers 5 mounted to a main shaft 7 in a casing 4 is provided with a sealing portion 10 fixed to the casing 4 in which the butadiene gas B extracted from any one of stages is fed as a buffer gas; and an inert fluid feeding device 34 for feeding an inert fluid into the sealing portion 10.
ケーシング４内で主軸７に取り付けられた複数段の羽根車５を回転させてブタジエンガスＢを圧縮する遠心多段型圧縮機１は、ケーシング４に固定されており、何れかの段から抽気されたブタジエンガスＢがバッファガスとして供給される軸封部１０と、軸封部１０内に不活性流体を供給する不活性流体供給装置３４とを備える。 - 特許庁 - A background image generating section 518 refers to the arrays and a pattern image corresponding to each code stored in a pattern image storage section 516 to produce a background image wherein the copy inhibit pattern image area and the conditional pattern image area are two-dimensionally and repetitively arranged according to the prescribed rule, and stores the produced background image to a background image buffer 520.
背景画像生成部５１８は、この配列とパターン画像格納部５１６に格納された各コードに対応するパターン画像とを参照して、禁複製パターン画像領域と、条件パターン画像領域とが、所定の規則に従って、２次元状に繰り返し配置された背景画像を生成し、生成した背景画像を背景画像バッファ５２０に格納する。 - 特許庁 - Signal voltages Vsp, Vsn from a signal line driving circuit 3 are applied via an active element, such as a TFT, onto a display electrode on a matrix substrate 11, and a common voltage Vcom common to each display cell 13 is applied via a buffer circuit 4 to a counter electrode on a counter substrate 12, thereby applying a driving voltage to the liquid crystal in the liquid crystal display 13.
ＴＦＴなどのアクティブ素子を介して信号線駆動回路３からの信号電圧Ｖsp・Ｖsnをマトリクス基板１１上の表示電極に印加するとともに、各表示セル１３に共通の共通電圧Ｖcom をバッファ回路４を介して対向基板１２上の対向電極に印加することで、表示セル１３における液晶に駆動電圧を印加する。 - 特許庁 - The original imaging apparatus 1 displays thumbnail pictures of each of page data stored in a second buffer memory 7 on a display apparatus 15 as a list, and a user applies an operation to any of the thumbnail pictures displayed on the display apparatus 15 as a list to update page data corresponding to the thumbnail picture data into page data operated by the same operation contents as those applied to the thumbnail picture.
原稿撮像装置１では、第２のバッファメモリ７に格納されている各ページデータのサムネイル画像を表示装置１５に一覧表示し、表示装置１５に一覧表示されているサムネイル画像のいずれかを操作し、このサムネイル画像データに対応するページデータを、このサムネイル画像に対して行われた操作内容と同じ操作内容で操作されたページデータに更新する。 - 特許庁 - A plurality of buffer circuits 280 for receiving reference signals RAMP generated from a reference signal generating section 27 and supplying them to the reference signal input stage of a predetermined number of voltage comparing sections 252 are provided and the reference signal RAMP supplied through one reference signal line 251 is supplied while being separated to a reference signal RAMP_k through a reference signal output line _k for each block BK_k.
参照信号生成部２７で生成された参照信号RAMPを受け、所定数の電圧比較部２５２の参照信号入力段に供給するバッファ回路２８０を複数設けることで、１つの参照信号線２５１を介して供給される参照信号RAMPを、各ブロックBK_k用の参照信号出力線_kを介して参照信号RAMP_kに分離して供給する。 - 特許庁 - Storage means 2-1 to 2-n preserve instruction fetch information composed of an issue interval between instruction fetch timing, which is sampled by trace driven simulators 1-1 to 1-n corresponding to respective element processors, on the assumption of complete hit of an instruction cache and issue timing of a preceding instruction, which occupies an instruction buffer entry to store a fetched instruction, and a fetch address.
各単体プロセッサに対応するトレースドリブンシミュレータ１−１〜１−ｎで採取した、命令キャッシュが完全にヒットすると仮定したときの命令フェッチタイミングと、フェッチした命令が格納されるべき命令バッファエントリを占有していた先行命令の発行タイミングとの発行間隔、及びフェッチアドレスからなる命令フェッチ情報を記憶手段２−１〜２−ｎに保存する。 - 特許庁 - The data recording/reproducing device 100 is provided with a general input/output interface part (ATA) 102 and an exclusive input/output interface part 101 and constituted so as to directly interface AV stream data with an AV information compressor 112 or an AV information expander 113 connected to the exclusive input/output interface part 101 while buffering the data in the buffer memory 103.
データ記録再生装置１００は、汎用入出力インタフェース部（ＡＴＡ）１０２に加え、専用入出力インタフェース部１０１を備え、バッファメモリ１０３でバッファリングしながら、専用入出力インタフェース部１０１に接続された、ＡＶ情報圧縮器１１２又はＡＶ情報伸張器１１３とＡＶストリームデータを直接インタフェースできる構成を有している。 - 特許庁 - While when using the data bus lines 6a and 6b as two single data buses, a differential amplifier 42 transmits data to data bus lines 102a and 102b as they are, a data signal DATA2 is applied to the data bus line 6b by the switching circuit 26, the output buffer circuit 46 is activated by the switching circuit 72, and data are outputted from an output node NOUT2.
一方、データバス線６ａ、６ｂを２本の単一データバスとして使用する場合には、差動増幅器４２はデータをそのままデータバス線１０２ａ、１０２ｂに伝達し、切換回路２６によってデータ信号ＤＡＴＡ２がデータバス線６ｂに与えられ、切換回路７２によって出力バッファ回路４６が活性化されて出力ノードＮＯＵＴ２からデータが出力される。 - 特許庁 - A sheet retainer 10 for fixing a waterproof sheet 4 in a substrate 2 is provided with a first fixing member 12 fixed to the waterproof sheet 4, a second fixing member 14 that overlaps with at least a portion of the first fixing member 12 and is fixed to the substrate, and a buffer material 16 disposed between the first fixing member 12 and the second fixing member 14.
下地２に防水シート４を固定するシート固定装置１０であって、防水シート４に固定される第一固定部材１２と、第一固定部材１２の少なくとも一部に重なると共に、下地に固定される第二固定部材１４と、第一固定部材１２と第二固定部材１４との間に配置される緩衝材１６とを備える、シート固定装置１０を提供する。 - 特許庁 - As to an output current from the second constant current circuit 7, an output voltage from a photocoupler 15 which is controlled by a feedback voltage is inputted in the PWM comparator 3 through a feedback terminal FB, and an output of the PWM comparator 3 is inputted in a gate of a MOSFET 11 through a buffer circuit 4, thereby controlling the amplitude of a current of the MOSFET 11.
第２定電流回路７からの出力電流は、フィードバック電圧で制御されたフォトカプラー１５からの出力電圧がフィードバック端子ＦＢを介してＰＷＭ比較器３に入力され、ＰＷＭ比較器３の出力をバッファ回路４を介して、ＭＯＳＦＥＴ１１のゲートに入力することで、ＭＯＳＦＥＴ１１の電流の大きさが制御される。 - 特許庁 - Furthermore, a multistream synchronizing device 3 as a receiving side includes a synchronization means 32 that compares the time data added to the plurality of streams STa, STb with each other, stores a stream, other than the stream decided as most delayed, in a buffer from the result of the comparison, and reads the stored stream at timing in synchronism with the stream decided as most delayed.
また、受信側としてのマルチストリーム同期化装置３は、前記複数のストリームＳＴａ，ＳＴｂに付加されている時刻データを比較し、その比較結果から最も遅延しているとされたストリーム以外のストリームをバッファに記憶し、前記最も遅延しているとされたストリームと同期が取れるタイミングで該記憶されたストリームを読み出して出力させる同期化手段３２を有する。 - 特許庁 - The CPU 1 has mutually different first and second combination CPU address lines, and by connecting the first combination CPU address line to the memory 2 via the buffer 3 and connecting the second combination CPU address line to the DSP 4, performs address control for the memory 2 and the DSP 4, thereby performing control for writing a program stored in the memory 2 into the DSP 4 via a data bus.
ＣＰＵ１は、互いに異なる第１及び第２の組み合わせＣＰＵアドレス線を有し、第１の組み合わせＣＰＵアドレス線をバッファ３を介してメモリ２に接続し、第２の組み合わせＣＰＵアドレス線をＤＳＰ４に接続し、メモリ２及びＤＳＰ４に対してアドレス制御を行うことで、メモリ２に格納されているプログラムをデータバスを介してＤＳＰ４に書き込む制御を行う。 - 特許庁 - A random number generation circuit 2 which shows a transitional response up to generation of random numbers is activated from an initial state by applying a random number generation activation signal 10 just after a reset signal 9 thereto to start random number generating operation, and fetches output data to a buffer memory 6 at a time after an end signal 15 set by an operation time setting signal 13.
リセット信号９の直後の乱数発生起動信号１０が印加されることにより、乱数を発生するまでに過渡的応答を示す乱数発生回路２は、初期状態から起動して乱数発生の動作を開始し、動作時間設定信号１３により設定される終了信号１５後のタイミングでその出力データをバッファメモリ６に取り込む。 - 特許庁 - When internal peripheral circuits including a column decoder 108 are operated, a VDCE signal is outputted from a clock generating circuit 113, when it is inputted to a VDC circuit 117 for periphery, supply capability of int.Vcc is improved, int.Vcc is supplied to the internal peripheral circuits including the column decoder 108 and excluding an input means 120, an output buffer 112, and a sense amplifier 109.
コラムデコーダ１０８を含む内部周辺回路の動作時に、クロック発生回路１１３からＶＤＣＥ信号が出力され、周辺用ＶＤＣ回路１１７に入力されると、ｉｎｔ．Ｖｃｃの供給能力が向上し、入力手段１２０，出力バッファ１１２，センスアンプ１０９を除くコラムデコーダ１０８を含む内部周辺回路にｉｎｔ．Ｖｃｃを供給する。 - 特許庁 - The suspension device 10 is also equipped with a piston rod 26 fixed to the fixing member 90 and inserted into the cylinder 22, a piston 28 fixed to the piston rod 26, slidably provided in the cylinder 22, and partitioning the liquid chamber 24 into two, and a free piston 30 arranged between the air spring part 40 and the vibration buffer part 20 and defining the air chamber 42 and the liquid chamber 24.
さらに、サスペンション装置１０は、固定部材９０に固定され、シリンダ２２内に挿入されたピストンロッド２６と、ピストンロッド２６に固定されるとともにシリンダ２２内に摺動自在に設けられ、液室２４を２つに仕切っているピストン２８と、空気ばね部４０と振動緩衝部２０との間に配置され、空気室４２と液室２４とを画成しているフリーピストン３０とを備える。 - 特許庁 - The SW control circuit 12 converts the voltage, generated by supplying a constant current from a constant current circuit 15 to the resistance 14, into a digital value by an analog-digital converting circuit 13 and according to the converted digital value, CMOS inverter circuits which are selected by the SW control circuit 12 are activated to control the on-resistance of the whole output buffer circuit 11 within a specific range.
ＳＷ制御回路１２には、定電流回路１５から抵抗１４に一定電流を供給して発生する電圧を、ＡＤＣ回路１３でデジタル値に変換し、変換されたデジタル値に基づいてＳＷ制御回路１２が選択する個数のＣＭＯＳインバータ回路が能動化され、出力バッファ回路１１全体としてのオン抵抗が所定範囲内に制御される。 - 特許庁 - A control circuit 6 controls a writing point for making data demodulated through a demodulator circuit 3 in the ring buffer memory 5 store, a reproducing point for reading data resulting from error-correction processing by the error-correction circuit 9, a reproducing point for indicating a position of data applied to the error-correction circuit 9, and a writing point for writing output data from the error-correction circuit 9.
制御回路６は、リングバッファメモリ５の、復調回路３で復調されたデータを記憶させる書き込みポイント、誤り訂正回路９により誤り訂正処理がなされたデータを読み出す再生ポイント、誤り訂正回路９に供給するデータの位置を表す再生ポイント、および誤り訂正回路９からの出力データを書き込む書き込みポイントを制御する。 - 特許庁 - Additionally, when a current flows out from the output buffer circuit 100 to the inductive load 2, the slew-rate control unit 140 controls such that the output signal VOUT changes from the high slew rate to the low slew rate at the rising edge of the output signal VOUT and controls such that the output voltage VOUT changes from the low slew rate to the high slew rate at the falling edge of the output signal VOUT.
また、出力バッファ回路１００から誘導性負荷２に電流が流出している場合に、スルーレート制御部１４０は、出力信号ＶＯＵＴの立ち上がり過程において高いスルーレートから低いスルーレートに変化させる制御を行うとともに、出力信号ＶＯＵＴの立ち下がり過程において低いスルーレートから高いスルーレートに変化させる制御を行う。 - 特許庁 - Electric charges stored in a wafer W to be treated are led out by grounding a transport arm 4 for delivery which comes into contact with the wafer W when the wafer W is transported between the resist coater/ developer 61 and EB aligner 62, the wafer supporting pins 8 of a wafer delivery stage 2, and the leading-out pin 17 of a wafer cassette 6 for buffer through grounding conductors 16.
レジスト塗布現像装置６１とＥＢ露光装置６２との間で被処理体であるウエハＷを搬送する過程でウエハＷと接触することになる受渡用搬送アーム４，ウエハ受渡しステージ２のウエハ支持ピン８及びバッファ用ウエハカセット６の取出用ピン１７を接地導線１６によって接地しておくことで、ウエハＷに蓄積された電荷を導出させる。 - 特許庁 - In a semiconductor integrated circuit that has a monitor circuit for evaluation on a semiconductor substrate, the monitor circuit is arranged in an I/O control circuit region 2 of the I/O buffer circuit region of the semiconductor integrated circuit, and is equipped with a delay circuit, a launcher flip- flop circuit that is connected to the input and output stages of the delay circuit, and a capture flip-flop circuit.
評価用のモニター回路を半導体基板上に備えた半導体集積回路において、モニター回路は、半導体集積回路の入出力バッファ回路領域の入出力コントロール回路領域２に配置されており、遅延回路と、遅延回路の入力段と出力段とにそれぞれ接続されたランチャーフリップフロップ回路およびキャプチャーフリップフロップ回路と、を有している。 - 特許庁 - The electronic camera comprises a means for enabling a user to confirm a prescribed parameter (development parameter) relating to recorded image generation after photographing and a means for enabling a user to change it, operations other than a prescribed operation are invalidated until the operation relating to the confirmation means and the change means is completed, and photographed RAW data are stored in a RAW buffer area while being kept undeveloped.
記録画像生成にかかる所定のパラメータ（現像パラメータ）を、撮影後に使用者が確認できる手段と、変更できる手段を備えることを特徴とし、また前記確認手段及び変更手段に関する操作が完了するまでは所定の操作以外は無効とし、撮影したＲＡＷデータを未現像のままＲＡＷバッファ領域に格納しておくことを特徴とする。 - 特許庁 - When the nitride compound semiconductor is epitaxially formed on a dissimilar substrate without using a low temperature buffer layer, the growth velocity of the nitride compound semiconductor is made 2.5 nm/sec or more, preferably, 3.0 nm/sec or more in a range at least within 100 nm from the surface of the substrate 1, and the growth velocity in the remaining part exceeding the range is made lower.
窒化物系化合物半導体を異種基板上に低温バッファ層を用いずにエピタキシャル成長する際、基板１表面から少なくとも１００nm以内の範囲において、窒化物系化合物半導体の成長速度を２．５nm／ｓｅｃ以上、好ましくは３．０nm／ｓｅｃ以上とし、この範囲を過ぎた以降の残り部分における成長速度をより低速にする。 - 特許庁 - A game ball P introduced into the upper part of a game area 5a along an outer rail 11a enters a game ball speed reduction passage 23 in a game ball moving-directional upstream side of the buffer member 25b, and the game ball P passing the game ball speed reduction passage 23 comes into contact with a plurality of game pins 14 and an auxiliary member 24 to reduce the ball speed.
遊技球Ｐが外レール１１ａに沿って遊技領域５ａの上部へ導入された遊技球Ｐが、緩衝部材２５ｂより遊技球Ｐの移動方向上流側において遊技球減速通路２３へ入球し、その遊技球減速通路２３の通過中の遊技球Ｐが複数の遊技釘１４や補助部材２４に接触してその球速が減速される。 - 特許庁 - The FIFO control circuit is provided with a control means for specifying a plurality of memory areas to be used as the FIFO buffer by an area designating means, and for holding address information for read access and write access for each specified memory area by an address pointer means, and for FIFO operating the prescribed memory area, by using the address pointer means, in response to the request from the input/output circuit.
ＦＩＦＯ制御回路は、ＦＩＦＯバッファとして利用する複数のメモリ領域をエリア指定手段で規定し、規定されるメモリ領域毎にリードアクセス及びライトアクセスのためのアドレス情報をアドレスポインタ手段で保持し、入出力回路からの要求に応答して、所定のメモリ領域を、前記アドレスポインタ手段を用いて、ＦＩＦＯ動作させる制御手段と、を含む。 - 特許庁 - A buffer/transmission data division section 10 of a transmitter 1 in the communication system divides a transmission data packet into a plurality of blocks, an error detection coding section 11 attaches an error detection code to each block division, a transmission section 13 transmits each block with the error detection code attached thereto, and also re-transmits the block designated by re-transmission information from a receiver 2.
通信システムの送信機１では、バッファ／送信データ分割部１０で送信データパケットを複数のブロックに分割し、誤り検出符号化部１１で分割された各ブロックに誤り検出符号を付加し、送信部１３で誤り検出符号を付加されたブロックを送信するとともに受信機２からの再送情報により指定されたブロックを再送する。 - 特許庁 - In the case a constraint takes place for memory capacity and power capacity utilizable in decoding processing and resolution at a display destination is limited, an interruption processing part 32 stops decoding processing halfway, extracts the image on the intermediate hierarchy obtained at that time, from the frame buffer 22, performs image processings such as scaling, as necessary, and uses the image subjected to the image processing as a final decoded image DI.
復号処理に利用できるメモリ容量や電力容量に制約が生じる場合や表示先の解像度に限界がある場合に、中断処理部３２は復号処理を途中で打ち切り、その時点までに得られる中間階層の画像をフレームバッファ２２から抽出し、必要に応じてスケーリングなどの画像処理を施して最終的な復号画像ＤＩとして用いる。 - 特許庁 - A switching request signal of a reading frequency is outputted from a CPU interface control part 20, a switching response signal synchronized with a display frame signal is outputted to the medium control part 11 in response to the switching request signal, accordingly reading from the buffer 11A and switching of the frequency are performed, thus DMA transfer of the image information is performed synchronized with display timing and successful display is performed.
ＣＰＵインターフェイス制御部２０からは読み出し周波数の切換要求信号が出力され、これに応答して表示フレーム信号に同期した切換応答信号が媒体制御部１１に出力され、これによってバッファ１１Ａからの読み出しと周波数の切換が行われるので、画像情報は表示タイミングに同期してＤＭＡ転送でき、良好な表示がなされる。 - 特許庁 - The authentication part 14 includes a ROM 140 storing a reference value 145 for authentication, a delay circuit 142 for measuring the time, a command issue circuit 146 for issuing a command for reading a fixed value (equal to the reference value 145) from the storage device, a receiving buffer 147 storing a value read from the storage device as a reception value 148, and a comparator circuit 144.
認証部１４には、認証用の基準値１４５を格納するＲＯＭ１４０、時間を計測するための遅延回路１４２、記憶装置から固定値（基準値１４５と等しい値）を読み出すためのコマンドを発行するコマンド発行回路１４６、記憶装置から読み出された値が受信値１４８として格納される受信バッファ１４７および比較回路１４４を設ける。 - 特許庁 - Both sides of a carrier conveyor 1 are provided with a sandwiching carrying mechanism 3 for sandwiching/rotating/carrying the cylindrical vessel, a detecting mechanism 4 detecting a reference image of the cylindrical vessel, and a buffer mechanism 6 when necessary, and controls the vessel direction, by simultaneously performing vessel carrying and vessel rotation for detecting the reference image, by freely switching the rotational direction of the sandwiching carrying mechanism.
搬送コンベヤ１の両側に、円筒状容器を挟み／回転させ／搬送する挟持搬送機構３と、円筒状容器の基準画像を検出する検出機構４と、必要に応じてバッファー機構６を設け、挟持搬送機構の回転方向を自在に切り替えることで容器搬送と基準画像を検出するための容器回転を同時に行ない、容器方向制御を行う。 - 特許庁 - The gas generator is provided with a gas producing chamber 1 for producing the required gas by the mixture or reaction of gases and a leading pipe 2 for leading the gas produced in the gas producing chamber 1 to another place, and at least one buffer tank 3 in which the produced gas is once stored is provided in the mid-way of a discharge passage of the leading pipe 2.
本願発明に係るガス発生装置は、気体の混合や化学反応により所望のガスを発生させるガス発生室１と、ガス発生室１にて生成されたガスを他へ導く導出用配管２を備え、導出用配管２の吐出経路の途中に、上記の生成ガスを一旦収容することが可能なバッファタンク３が、少なくとも１つ設けられたことを特徴とする。 - 特許庁 - In OS control, voice A/D conversion control is executed, an input voice signal is converted to voice digital data by a digital/analog mutual conversion section 14, the converted voice digital data is stored into a voice digital data storage buffer section 15 and thereafter, the priority of the processing to be executed by voice compression is set at the lower priority of the other processing and the voice compression control is executed.
ＯＳ制御は、音声Ａ／Ｄ変換制御を実行し、入力された音声信号をデジタル／アナログ相互変換部１４によって音声デジタルデータに変換し、変換された音声デジタルデータを音声デジタルデータ格納バッファ部１５に記憶させた後、音声圧縮制御が行う処理の優先順位を他の処理よりも低い優先順位にして、音声圧縮制御を実行する。 - 特許庁 - When wiring/piping 21 for supplying utility to a welding torch 16 is wound and unwound with the rotation of the rotary positioner 12, a sag caused in the wiring/piping is absorbed by a cable buffer.
ベースに搭載され回転軸の回りを旋回する旋回ポジショナー１２に溶接ロボット１５を固定し、巻き取りドラム１８を旋回ポジショナー１２に固設し旋回ポジショナー１８の回転にしたがって溶接トーチ１６にユーティリティを供給する配線配管２１を巻き込んだり巻き戻したりしたときに、配線配管に生じる弛みをケーブルバッファーで吸収するロボット旋回型全姿勢溶接装置１。 - 特許庁 - On a sapphire substrate 2, a buffer layer 3 is formed for film of an n-type gallium nitride compound semiconductor layer 4, the luminous layer 5, and a p-type gallium nitride compound semiconductor layer 6 at a film-forming temperature of 1,000°C.
サファイア基板２上に、バッファ層３を形成し、１０００℃の成膜温度でｎ型窒化ガリウム化合物半導体層４、発光層５およびｐ型窒化ガリウム化合物半導体層６を成膜した後、開口を有するマスクを形成して、温度を８００℃に低下して再びｐ型窒化ガリウム化合物半導体層を成長させることで、先端が四角錐状で四角柱状の凸部７を形成することができる。 - 特許庁 - A CPU 30 analyzes the stored signal and stores the analyzed data signal in a decoder buffer 41 when the compressed video signal or compressed audio signal is included in the analyzed data signal and their compression format is the same with the compressed video signal or compressed audio signal multiplexed with the digital broadcasting signal.
ＣＰＵ３０はその格納されたデータ信号を解析し、解析したデータ信号に圧縮ビデオ信号あるいは圧縮オーディオ信号が含まれており且つそれらの圧縮形式がデジタル放送信号に多重された前記圧縮ビデオ信号あるいは前記圧縮オーディオ信号と等しい圧縮形式である場合に、前記ＣＰＵが解析したデータ信号をデコーダバッファ５１に格納する。 - 特許庁 - This is the method for more quantitatively collecting protein containing association aggregates, hydrophobic proteins or hydrophobic peptides in gel filtration chromatography of them, by adding appropriate amount of arginine to water-soluble buffer of developing solvent used for each of them to weaken unwanted interaction produced between the proteins and the filler.
本発明は、会合凝集体を含むタンパク質、疎水性タンパク質、疎水性ペプチドのゲルろ過クロマトグラフィーを行うにあたり、それぞれに用いる展開溶媒の水溶性緩衝液に適量のアルギニンを添加し、タンパク質と充填剤の間に発生する不必要な相互作用を弱め、会合凝集体や疎水性タンパク質、疎水性ペプチドをより定量的に回収する方法を提供する。 - 特許庁 - To prevent a highly conductive region (conductive layer) from forming in a buffer layer with conductive impurities mixing into an epitaxial layer, when preparing an electronic device such as a field-effect transistor containing a high electric mobility transistor or a hetero junction bipolar transistor on a semiconductor epitaxial wafer; and as a result to provide the semiconductor epitaxial wafer realizing high characteristics.
半導体エピタキシャルウェハの上に高電子移動度トランジスタを含む電界効果トランジスタやヘテロ接合バイポーラトランジスタなどの電子デバイスを作製した際に、エピタキシャル層の中に導電性不純物が混入することによって、バッファ層の中に高い導電性を有する部分（導電層）が形成されるのを防止し、その結果、高い特性を実現する半導体エピタキシャルウェハを提供する。 - 特許庁 - To provide a method for manufacturing a group III nitride semiconductor light emitting element excellent in both productivity and light emitting property by a method of forming a uniform crystal film on a substrate in a short time period to grow a group III nitride semiconductor excellent in crystallinity with a high crystal density on an intermediate layer as a buffer layer or the like.
基板上に、均一性の良い結晶膜を短時間で成膜することが可能な方法で、バッファ層のような中間層上に結晶性及び結晶の稠密性がともに良好なＩＩＩ族窒化物半導体を成長させることができ、生産性に優れるとともに、優れた発光特性を備えたＩＩＩ族窒化物半導体発光素子の製造方法を提供する。 - 特許庁 - A buffer amplifier 1 of wide band low impedance which reduces output impedance of a transistor Q0 is inserted between the transistor Q0 being the signal source and a transistor Q1 constituting the current mirror with this transistor Q0, thereby, output capacity of the laser drive circuit can be reduced even when the number of transistors Q1, Q2, ... Qn constituting the output stage are many.
信号源となるトランジスターＱ０と、このトランジスターＱ０とカレントミラーを構成するトランジスターＱ１との間に、トランジスターＱ０の出力インピーダンスを低下させる広帯域低インピーダンスのバッファアンプ1を挿入し、これにより、出力段を構成するトランジスターＱ１、Ｑ２、・・・Ｑｎの数が多い場合でも、レーザー駆動回路の出力容量を低下させることができる。 - 特許庁 - In the semiconductor memory device compressing data read from a memory cell in synchronization with a rise edge of a first external clock signal, the timing of controlling a latch circuit and an output buffer circuit connected to a data bus transmitting the summary result is synchronized with a rise edge of a second external clock signal and a rise edge of a third external clock signal.
第１の外部クロック信号の立ち上がりエッジに同期してメモリセルからの読み出しデータの縮約を行う半導体記憶装置において、縮約結果を伝送するデータバスに接続されるラッチ回路及び出力バッファ回路の制御タイミングを、それぞれ第２の外部クロック信号の立ち上がりエッジ、第３の外部クロック信号の立ち上がりエッジに同期するタイミングとした。 - 特許庁 - The photodetector using a semiconductor crystal material comprising a light absorbing layer having lattice mismatch with a substrate material further comprises a substrate, a light absorbing layer comprising a plurality of layers having different lattice constant, and a buffer layer formed between the substrate and the light absorbing layer and having a lattice constant varying gradually from that of the substrate to that of the absorbing layer.
基板材料と格子不整合のある光吸収層を有する半導体結晶材料を用いた受光素子において、基板と、格子定数の異なる複数の層で構成された光吸収層と、基板と光吸収層との間に形成されその格子定数が基板の格子定数から吸収層の格子定数まで徐々に変化するバッファ層とを設ける。 - 特許庁 - For a clock and data sent from the transit side (transmission circuit 41), a low-pass filter 31 at the receive side (reception circuit 21) removes only high frequency components superposed on the clock among superposed high frequency components on a clock-synchronized signal line 20, and a waveform shaping buffer circuit 32 shapes the waveform to supply them to a flip flop 36 to be fed with the data.
送信側（送信回路４１）から送信されたクロック及びデータに対して、クロック同期式の信号ライン２０で重畳した高周波成分のうち、クロックに重畳している高周波成分のみ、受信側（受信回路２１）のローパスフィルタ３１で除去すると共に、波形整形バッファ回路３２で波形整形して、データが供給されるフリップフロップ３６に供給する。 - 特許庁 - This liquid for the recording head is supplied to a face having an injection port of a recording head for injecting the pigment ink containing at least a pigment, and 5.5 mmol or more of carboxylic ion, and the liquid for the recording head contains the buffer agent having a buffering function within a range of 6.0 or more and less than 9.0 of pH.
少なくとも顔料及び５．５ｍｍｏｌ／Ｌ以上のカルボン酸イオンを含有する顔料インクを吐出するための記録ヘッドの吐出口を有する面に供給される記録ヘッド用液体であって、前記記録ヘッド用液体が、６．０以上９．０未満のｐＨの範囲に緩衝能を有する緩衝剤を含有することを特徴とする記録ヘッド用液体。 - 特許庁 - In this IC card 4 which is provided with a rewritable non-volatile memory for executing processing by an application stored in the non-volatile memory, data are temporarily read from the non-volatile memory to a volatile memory(writing buffer), and the data are edited on the volatile memory, and when the data edition is completed, the data are written in the rewritable non-volatile memory.
この発明は、書き換え可能な不揮発性メモリを有し、この不揮発性メモリに記憶されているアプリケーションにより処理を行うＩＣカードにおいて、不揮発性メモリから、いったん、揮発性メモリ（書き込みバッファ）にデータを読み出して、揮発性メモリ上でデータの編集を行い、データ編集が完了した時点で、書き換え可能な不揮発性メモリに書き込むようにしたものである。 - 特許庁 - In the game machine 1 comprising a main control board 200 for executing a control program relating to the general control of a game and the sub control board 300 for executing a control program relating to image display control, a buffer means (buffering mechanism 500) for temporarily preserving data transmitted from the main control board 200 is interposed between the main control board 200 and the sub control board 300.
遊技の統括的な制御に係る制御プログラムを実行する主制御基板２００と、画像表示制御に係る制御プログラムを実行する副制御基板３００と、を有する遊技機１において、主制御基板２００と副制御基板３００の間に、主制御基板２００から送信されるデータを一時的に保存するバッファ手段（バッファリング機構５００）が介在する。 - 特許庁 - A CPU 12 uses as an initial value a time stamp added to the first packet of received MPEG-TS data to activate a counter 121 of 27MHz on the basis of an oscillator 14 and compares its counted value with a time stamp of each packet and permits output of the packet from a FIFO buffer 13 when the counted value is equal to or larger than the tim stamp.
ＣＰＵ１２は、受信したＭＰＥＧ−ＴＳデータの最初のパケットに付加されたタイムスタンプを初期値として、発振器１４に基づいて２７ＭＨｚのカウンタ１２１を動作させ、そのカウント値と受信した各パケットのタイムスタンプを比較し、カウント値がタイムスタンプと同一もしくはそれ以上である場合に、各パケットのＦＩＦＯバッファ１３からの出力を許可する。 - 特許庁 - This cell storage liquid without containing the blood serum and the culture solution is prepared by using a substance as the main ingredient prepared by mixing albumins included in a phosphate buffer solution conventionally used for storing a germ cell instead of dimethylsulfoxide conventionally used as an additive to a blood serum-containing storage liquid and adding an auxiliary agent such as phosphate ion, a divalent metal ion and a monosaccharide thereto if necessary.
これまで血清含有保存液への添加剤として用いられてきたジメチルスルフォキシドに対し、これまで生殖細胞の保存に用いられているリン酸緩衝液中に含まれるアルブミンを混合したものを主剤とし、これに必要に応じてリン酸イオンや二価金属イオン、単糖などの助剤を添加したところの、血清および培養液非含有型の細胞保存液とした。 - 特許庁 - The organic FET 1 is provided with a gate electrode 2 at one side of a gate insulating film 4 and the source electrode 10 as well as the drain electrode 12, both of which are arranged in other side of the insulating film 4 above the organic semiconductor layer 6 with a given space and, further, provided with a buffer layer 8 formed between both electrodes 10, 12 and the organic semiconductor layer 6.
有機ＦＥＴ１は、ゲート絶縁膜４の一側にゲート電極２を有しており、ゲート絶縁膜４の他側には有機半導体層６、及びその上方に一定の間隔をおいて配置されたソース電極１０及びドレイン電極１２を有しており、さらに両電極１０，１２と有機半導体層６との間にバッファ層８が形成されている。 - 特許庁 - To reduce the load on a CPU, and detect and correct the error about data read from a NAND flash memory using hardware in a tone generation section without using a processor in the CPU or flash memory, in a tone generation apparatus in which waveform data is stored in the NAND flash memory and is read out from the flash memory to a waveform memory via a buffer and simultaneously reproduced.
ＮＡＮＤ型フラッシュメモリに波形データを格納し、そこから波形データをバッファ経由で波形メモリに読出しつつ再生を行う楽音生成装置において、ＣＰＵにかかる負荷を軽減し、フラッシュメモリから読出したデータについてのエラー検出と訂正を、ＣＰＵやフラッシュメモリ内のプロセッサを利用することなく、楽音生成部内のハードウェアを利用して実現できるようにする。 - 特許庁
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