「cache block」を含む例文一覧(180)

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  • populates the page cache with data from a file so that subsequent reads from that file will not block on disk I/O.
    は、この後の同じファイルからのデータ読み込み時にディスク I/O で動作が停止 (block) しないように、前もってファイルの内容をページ・キャッシュに読み込む。 - JM
  • In the following, we will use the term "group" as a pool of cache files and the term "block" as a piece of an HTML page.
    これ以降「グループ」はキャッシュファイルを貯めたもの、「ブロック」は HTML ページの一部という意味で使用します。 - PEAR
  • A cache management module 33 receives a writing request accompanied with start of commit processing or check point processing from an NAS (Network Attached Storage) controller 10 and stores requested data on the cache block of a cache memory 32.
    キャッシュ管理モジュール３３は、ＮＡＳコントローラ１０からのコミット処理またはチェックポイント処理の開始に伴う書き込み要求を受けて、要求されたデータをキャッシュメモリ３２上のキャッシュブロックに格納する。 - 特許庁
  • In response to a determination that the target memory block has a data-invalid coherency state with respect to the cache memory, the cache memory issues on interconnection a corresponding initialization request indicating the target memory block.
    ターゲット・メモリ・ブロックがキャッシュ・メモリに対するデータ無効コヒーレンス状態を有するという判断に応答して、キャッシュ・メモリは、ターゲット・メモリ・ブロックを示す対応する初期設定要求を相互接続上で発行する。 - 特許庁
  • A divided block length calculation part 140 determines a divided block length by which a memory size not exceeding a cache size can be obtained by using the memory size calculation formula.
    分割ブロック長計算部１４０は，メモリサイズの計算式を用いて，キャッシュサイズを超えないメモリサイズが得られる分割ブロック長を決定する。 - 特許庁
  • The set associative type cache memory device equipped with a memory cell part which holds data and tags, an LRU memory part representing reference history information on cache blocks, and a circuit which makes a hit/miss decision has an instruction for changing the LRU of a corresponding cache block to the block which was referred to in the remote past.
    データとタグを保持するメモリセル部と、キャッシュブロックの参照履歴情報を表すＬＲＵメモリ部と、ヒット／ミスを判定する回路を具備するセットアソシアティブ方式のキャッシュメモリ装置において、該当キャッシュブロックのＬＲＵを最も遠い昔に参照したブロックに変更する命令を備える。 - 特許庁
  • The shared disk 2 writes back the data of the block of the cache 41 based on the information held in the internal register.
    共有ディスク２は、内部レジスタに保持していた情報を基にキャッシュ４１の当該ブロックのデータを書き戻す。 - 特許庁
  • The media player starts a reproduction operation for the data block transferred from the media cache to a buffer area.
    メディア・プレイヤーは、メディア・キャッシュからバッファ領域に転送されたデータ・ブロックに対して再生動作を開始する。 - 特許庁
  • In each FIFO queue, the registration state of a corresponding process cache is recorded, and when a packet arrives at an FIFO queue of entries which are not registered in the process cache, only the packet at the head passed to the function block to perform process cache miss processing, thereby expecting it to be registered in the process cache.
    各ＦＩＦＯキューは対応するプロセスキャッシュの登録状況を記録しており、プロセスキャッシュに未登録状態のエントリのＦＩＦＯキューにパケットが到着すると、先頭のパケットのみをプロセスキャッシュミス処理を実施する機能ブロックへ渡し、プロセスキャッシュに登録されるのを待つ。 - 特許庁
  • When the ejection of an existing block is necessitated in the case of adding a new block to a cache memory 40, a block having the lowest access frequency out of data stored in a physical storage device having the lowest access frequency is selected as the block to be ejected.
    新たなブロックをキャッシュメモリに追加する際に、既存のブロックを追い出す必要が生じた場合に、最もアクセス頻度の低い物理的な記憶デバイスに保存されるデータの中の、最もアクセス頻度の低いブロックを対象とする。 - 特許庁
  • A cache loading control part 21c registers the abnormality occurrence block address in the cache memory part as the resident area and saves logic dada in the resident area on the cache memory part from a normal disk device in temporary degeneracy operation.
    キャッシュローディング制御部２１ｃは異常発生ブロックアドレスをキャッシュメモリ部に常駐領域として登録し、仮縮退運転時に、正常なディスク装置からキャッシュメモリ部上の常駐領域に論理データをセーブする。 - 特許庁
  • A resident area managing part 21b registers the abnormality occurrence block address in a cache memory part as a resident area and when receiving a writing instruction into the abnormality occurrence block address, the part 21b writes data only at a corresponding address in the cache memory part.
    常駐領域管理部２１ｂは異常発生ブロックアドレスをキャッシュメモリ部に常駐領域として登録し、その異常発生ブロックアドレスへの書込み命令を受けると、キャッシュメモリ部の該当するアドレスにのみデータを書込む。 - 特許庁
  • A tag memory control section 210 reads data stored in memory blocks MB1-MB4 and cache memory blocks CMB1-CMB4 or writes data to the memory block and the cache memory block by responding to a write address or a read address.
    タグメモリ制御部２１０は書き込みアドレスまたは読み取りアドレスに応答してメモリブロックＭＢ１〜ＭＢ４及びキャッシュメモリブロックＣＭＢ１〜ＣＭＢ４に格納されたデータを読み取るか、メモリブロック及びキャッシュメモリブロックにデータを書き込む。 - 特許庁
  • When a processor PRi performs write to the block of a shared state on a cache CMi, the update is reflected not only the cache CMi but also a memory MMi so that the latest block exists in the memory MMi as well.
    プロセッサＰＲｉがキャッシュＣＭｉ上の共有状態にあるブロックに対して書き込みを行ったときに、その更新をキャッシュＣＭｉだけでなくメモリＭＭｉにも反映し、最新のブロックがメモリＭＭｉにも存在するようにする。 - 特許庁
  • An ID field 12 is provided corresponding to a cache tag part 11, the block number of the blocked cache tag part 11 is set to the ID field 12, and a lock bit instructing locking or unlocking is set to a block lock control register 21 for each block number.
    この発明は、キャッシュタグ部１１に対応してＩＤフィールド１２を設け、ブロック化されたキャッシュタグ部１１のブロック番号をＩＤフィールド１２に設定し、ブロック番号毎にロック又はアンロックを指示するロックビットをブロックロック制御レジスタ２１に設定するように構成される。 - 特許庁
  • A write back control means 35 writes back data of the cache block registered in the monitor write back link to a disk device 3.
    ライトバック制御手段３５は、モニタライトバックリンクに登録されたキャッシュブロックのデータをディスク装置３にライトバックする。 - 特許庁
  • Only when it exceeds the predetermined value, the block is written into an SSD 8 used as a secondary cache.
    そして、規定回数を超えている場合に限り、上記ブロックを２次キャッシュとして利用しているＳＳＤ８に書き込む。 - 特許庁
  • In exclusive control, a lock address is acquired by a unit of cache block (to lock as the exclusive control).
    排他制御では、図３に示すように、キャッシュブロック単位にロックアドレスを取得する（排他制御としてのロックを行う）。 - 特許庁
  • A guarantee code 7 is added to each logical block 6 received from the host 3, and stored in a cache memory 1C.
    ホスト３から受信された各論理ブロック６には、それぞれ保証コード７が付加されて、キャッシュメモリ１Ｃに記憶される。 - 特許庁
  • To realize a cache prefetch system capable of evading useless prefetch and to exert an effect even to discontinuous block access.
    無駄な先取りを回避でき、不連続なブロックアクセスに対しても効果を発揮するキャッシュ先取り方式を実現する。 - 特許庁
  • A remote processor, which receives the local cache block flash instruction from the other processor through the system, ignores this command.
    ローカル・キャッシュ・ブロック・フラッシュ命令を別のプロセッサからシステムを介して受け取る遠隔プロセッサはこの命令を無視する。 - 特許庁
  • A cache block 10 does not update an address array 12 at that time but processes the subsequent instruction as a cache hit, when the subsequent instruction hits an address stored in an entry that is planned to be updated.
    キャッシュブロック10ではその時点でアドレスアレイ12は更新せず、更新予定のエントリに格納されているアドレスに後続命令がヒットした場合にはキャッシュヒットとして処理する。 - 特許庁
  • Further, each cache line comprises a tag indicating that a particular block of a main memory is currently stored in the cache line, and a valid bit indicating whether the stored data is valid.
    さらに、各キャッシュラインは、主メモリの特定のブロックがキャッシュラインに現在格納されていることを示すタグと、格納されているデータが有効か否かを示す有効ビットとを含む。 - 特許庁
  • Each cache line comprises a tag which indicates that a specified block of a main memory 130 is currently stored in the cache line and comprises an effective bit which indicates whether stored data is effective.
    さらに、各キャッシュラインは、主メモリ１３０の特定のブロックがキャッシュラインに現在格納されていることを示すタグと、格納されているデータが有効か否かを示す有効ビットとを含む。 - 特許庁
  • To reply data RD2 outputted from a cache memory upon a cache hit, in the case that the additional information stored when performing block load indicates that "the error is present", the additional information is added.
    キャッシュヒットのときにキャッシュメモリから出力されるリプライデータＲＤ２に対して、ブロックロード時に記憶しておいた付加情報が「エラーがある」を示す場合に上記付加情報を付加する。 - 特許庁
  • To provide a data storage device and a control method therefor that can carry out quick merge processing with the data in a file data block and the latest data in a cache block.
    ファイル・データ・ブロックのデータとキャッシュ・ブロックの最新のデータとのマージ処理を高速化することのできるデータ記憶装置およびその制御方法を提供する。 - 特許庁
  • In the case of storing a VLIW instruction 110 from a secondary cache 401 to an instruction cache 400 in the instruction cache control system for the VLIW processor for executing a plurality of arithmetic operation instructions included in one VLIW instruction in parallel, an instruction cache block in the secondary cache 401 is directly stored in a data array of the instruction cache 400 without inserting an invalid operation instruction.
    １つのＶＬＩＷ命令中に含まれる複数の演算操作命令を並列実行するＶＬＩＷプロセッサにおける命令キャッシュ制御システムであって、２次キャッシュ４０１から命令キャッシュ４００へＶＬＩＷ命令１１０を格納する際に、無効演算命令を挿入することなく、２次キャッシュ４０１内の命令キャッシュブロックをそのまま命令キャッシュ４００のデータアレイに格納する構成とする。 - 特許庁
  • An image plotting device 1 includes: a texture cache 6 for reading the set number of texture blocks from among a plurality of texture blocks; a texture processing part 4 for acquiring the texture block from the texture cache 6 for every pixel, and for performing filtering processing using the texture block; and a pixel cache 7 for storing the filtering result.
    画像描画装置１は、複数のテクスチャブロックの中から、設定数のテクスチャブロックを読み込むテクスチャキャッシュ６と、画素毎にテクスチャブロックをテクスチャキャッシュ６から取得し、このテクスチャブロックを用いたフィルタリング処理を行うテクスチャ処理部４と、フィルタリング結果を保存するピクセルキャッシュ７とを備える。 - 特許庁
  • To provide an instruction cache device storing the instruction block of a non-branch instruction and the instruction block of a branch destination instruction to dedicated first and second instruction caches and surely hitting the branch destination instruction in the second instruction cache and a control method therefor.
    非分岐命令の命令ブロックと分岐先命令の命令ブロックとを専用の第１と第２の命令キャッシュに格納し、分岐先命令が確実に第２の命令キャッシュでヒットする命令キャッシュ装置及びその制御方法にある。 - 特許庁
  • Thus, the latest block can be extracted from the memory MMi, when the cache error occurs on the other processor PRi, and it is not necessary to request write-back from the memory MMi to the cache Cmi which is the only one holding the latest block.
    これにより、他のプロセッサＰＲｉがキャッシュミスをおこした場合に、メモリＭＭｉから最新のブロックを取り出すことができ、メモリＭＭｉから最新のブロックを唯一保持するキャッシュＣＭｉに対して書き戻し要求を行う必要がなくなる。 - 特許庁
  • Especially, when the obtained block number is different from the block number stored in the block number storing part 90, the data stored in the cache memory 80 are stored in a corresponding area in a non-volatile memory 70.
    特に、求めたブロック番号と、ブロック番号記憶部９０に記憶しておいたブロック番号とが異なる場合には、キャッシュメモリ８０に記憶されているデータを不揮発性メモリ７０内の対応するエリアに記憶させる。 - 特許庁
  • Each calculation node includes: a storage device storing a copy block and meta information; a cache control part; and a transfer amount calculation part.
    各計算ノードは、コピーブロックとメタ情報が格納される記憶装置と、キャッシュ制御部と、転送量算出部とを備える。 - 特許庁
  • After that, the shard disk 2 transfers the requested data to the host 32 and transfers the data of the block to the cache 42.
    その後、共有ディスク２は、要求のあったデータをホスト３２に渡すと共に、当該ブロックのデータをキャッシュ４２に転送する。 - 特許庁
  • A core ID-RAM 203 stores core ID for identifying the request source of a memory access request in association with each cache way of a cache block specified by a memory access request 708.
    コアＩＤ・ＲＡＭ２０３は、メモリアクセス要求７０８により特定されるキャッシュブロックの各キャッシュウェイに対応させて、メモリアクセス要求の要求元を識別するためのコアＩＤを記憶する。 - 特許庁
  • At the time of driving cache entry out of the cache, when the Dirty bit 47 is set as 1, the data of the data block 48 are written in the main memory, and when the Dirty bit 47 is cleared as 0, the data of the data block 48 are not written in the main memory but discarded.
    キャッシュエントリをキャッシュから追い出すときに、Ｄｉｒｔｙビット４７が１にセットされていたらデータブロック４８のデータを主記憶装置に書き込み、０にクリアされていたらデータブロック４８のデータを主記憶装置に書き込まないで捨ててよい。 - 特許庁
  • In response to receiving an initialization operation from an associated processor core that indicates a target memory block to be initialized, a cache memory determines a coherency state of the target memory block.
    初期設定すべきターゲット・メモリ・ブロックを示す関連プロセッサ・コアからの初期設定動作を受信したことに応答して、キャッシュ・メモリはターゲット・メモリ・ブロックのコヒーレンス状態を決定する。 - 特許庁
  • An address cache 128 associates cache blocks including texture addresses of word unit outputted from a depth test unit 125, with a correction flag indicating by word whether or not texture cache block unit addresses and texture addresses of word unit consisting of the cache block are texture addresses which are needed to correct the texture addresses stored in an address memory 104 corresponding to the texture addresses of word unit, and temporarily stores the chace blocks.
    アドレスキャッシュ１２８は、デプステスト部１２５から出力されたワード単位のテクスチャアドレスを含むキャッシュブロックと、テクスチャキャッシュブロック単位アドレス、および、そのキャッシュブロックを構成するワード単位のテクスチャアドレスが、そのテクスチャアドレスに対応するアドレスメモリ１０４に記憶されているテクスチャアドレスを修正する必要があるテクスチャアドレスであるかどうかをワード単位で表す修正フラグとを対応付けて、一時的に記憶する。 - 特許庁
  • Then, whether or not data stored in a cache memory 80 should be stored in a corresponding area in a non-volatile memory 70 is decided based on the obtained block number and a block number stored in a block number storing part 90.
    そして、この求めたブロック番号とブロック番号記憶部９０が記憶するブロック番号とに基づいて、キャッシュメモリ８０に記憶されているデータを不揮発性メモリ７０内の対応するエリアに記憶させるか否かを決定する。 - 特許庁
  • A target instruction for one block is started with a target address, and continued until count is achieved, and prefetched by the instruction cache of a processor.
    ブロック１つ分のターゲット命令は、ターゲットアドレスから始まりカウントが達成されるまで継続し、プロセッサの命令キャッシュにプリフェッチされる。 - 特許庁
  • A microprocessor and a related compiler support a local cache block flash command, where the execution unit of a processor determines an effective address.
    マイクロプロセッサおよび関連するコンパイラは、プロセッサの実行ユニットが有効アドレスを決定するローカル・キャッシュ・ブロック・フラッシュ命令をサポートする。 - 特許庁
  • To provide a block device controller with a duplex controller configuration which can execute cache mirroring without issuing reading data through inter-connect.
    インタコネクト経由のリードを発行せずに、キャッシュミラーリングを行うことが可能な二重化コントーラ構成ブロックデバイス制御装置を提供する。 - 特許庁
  • To provide a technology for reducing the number of memory directory updates during block replacement in a system having a directory-based cache.
    ディレクトリ・ベースのキャッシュを有するシステムにおいてブロック置換中に、メモリ・ディレクトリ更新の回数を少なくするための技術を提供する。 - 特許庁
  • When block data or line data are transferred, necessary data are transferred to the cache on the basis of the indication bit in the software prefetch instruction.
    ブロックデータまたはラインデータの転送時、前述のソフトウェアプリフェッチ命令内の指示ビットに基づいて、所要のデータをキャッシュに転送する。 - 特許庁
  • The contents of the selected entries are compared with a quotient part and whether or not its target block is expressed in the cache is decided.
    選択されたエントリの内容が商部分と比較されて、そのターゲットブロックがキャッシュにおいて表されているか否かを決定する。 - 特許庁
  • The customized block, the customizable template, and/or the rule can be preliminarily stored in a cache 106 of this computer processing system.
    カスタマイズしたブロック、カスタマイズ可能なテンプレート、および／または、規則は、コンピュータ処理システムのキャッシュ１０６に予格納しておくことができる。 - 特許庁
  • The contents in each divided data block are sorted with the content size used as a key to perform the cache out processing based on the sorted database.
    次に、分割された各データブロック内のコンテンツをコンテンツサイズをキーとしてソートし、ソート後のデータベースに基づいてキャッシュアウト処理を行う。 - 特許庁
  • When the hit ratio of the external cache memory 9 is higher than the prescribed value, an external cache memory controller 4 holds a block read instruction from CPU 1 to ASIC 12 temporarily during determination of a cache hit or a miss, and a main memory controller 16 authorizes direct memory access from a coprocessor to main memory 17.
    外部キャッシュメモリ９のヒット率が所定値より高い場合、外部キャッシュコントローラ４はキャッシュヒット及びミスヒット判定までの間ＣＰＵ１からＡＳＩＣ１２へのブロックリード命令を一時保留し、メインメモリコントローラ１６はコプロセッサ１９からメインメモリ１７へのダイレクト・メモリ・アクセスを許可する。 - 特許庁
  • This cache storage device is provided with a cache memory 31 for storing a part of data consisting plural data blocks for every data block and a cache control part 21 for controlling whether storage data stored in the cache memory 31 is to be updated or not in accordance with a hit rate obtained in respective cycles with the prescribed number of the update operations of the data blocks as one cycle.
    複数のデータブロックからなるデータの一部を前記データブロック毎に格納するキャッシュメモリ３１と、前記データブロックの所定数の更新動作を１サイクルとして各サイクルで求められるヒット率に応じて前記キャッシュメモリに格納されている格納データを更新するか否かを制御するキャッシュ制御部２１とを備えている。 - 特許庁
  • To provide the memory managing method of an operating system for preventing the occurrence of any cache miss against any writing in an adjacent memory block even when performing access to a memory block boundary part by cache line access, and for preventing the occurrence of memory destruction due to write back in a simple constitution.
    キャッシュラインアクセスでメモリブロック境界部分にアクセスしても、隣接するメモリブロックへの書き込みに対してキャッシュミスが発生せず、ライトバックによるメモリ破壊の発生を防止でき、簡単な構成でメモリ破壊を防止するオペレーティングシステムのメモリ管理方法を提供する。 - 特許庁
  • Next, when the host 32 reads the data of the block, it erroneously hits the cache 42 and requests read of the data to the shared disk 2.
    次に、ホスト３２が当該ブロックのデータを読み出す場合、キャッシュ４２にミスヒットし、共有ディスク２に当該データの読み出しを要求する。 - 特許庁
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