「cache block」を含む例文一覧(180)
＜前へ 1 2 3 4- This storage device constituted of a main recording medium (hard disk drive or the like), and the nonvolatile memory (flash memory or the like) used as the cache of the main recording medium, is provided with a block control part for dividing a cache area into a fixed area and a nonfixed area depending on fixation of the data and for changing dynamically blocks allocated to the respective areas.
主記録媒体（ハードディスクドライブ等）、及び主記録媒体のキャッシュとして使われる不揮発性メモリ（フラッシュメモリなど）より構成される保存装置において、キャッシュ領域をデータの固定如何によって固定領域及び非固定領域に分け、これら各領域に割当てるブロックを動的に変更する、ブロック管理部を備える。 - 特許庁 - A communication processing system comprises transmission means for transmitting data which is subject to error correction processing in data block units after dividing the data into data symbols, and reception means for receiving the data symbols, holding them in cache memory and reconstructing the data.
通信処理システムは、データブロックを単位に誤り訂正処理されるデータをデータシンボルに分割して送信する送信手段と、データシンボルを受信してキャッシュメモリに保持しデータを再構成する受信手段とを備える。 - 特許庁 - In this programmable logic circuit device equipped with a circuit information input controlling part 51, a programmable logic circuit part 52, and a data cache part 53, blocked input data are successively processed by block units by plural circuits.
回路情報入力制御部５１と、プログラマブル論理回路部５２と、データキャッシュ部５３とを備えるプログラマブル論理回路装置を用いて、ブロック化されている入力データを、複数個の回路でそれぞれブロック単位で処理を順次に行う。 - 特許庁 - Also, when accessing the file block, the successive file blocks FB4-FB15 are looked ahead to the buffer cache 604 of a master filing system 605, the number of times of requesting read to the sub-filing systems is reduced and file access is accelerated further.
また、ファイルブロックアクセス時にマスタファイルシステム６０５のバッファキャッシュ６０４に連続するファイルブロックＦＢ４〜１５を先読みし、サブファイルシステムへの読み出し要求の回数を削減し、ファイルアクセスの更なる高速化を実現する。 - 特許庁 - This processor has: an instruction pipeline executing a processor instruction for defining a memory access size; and a cache memory including mapping logic wherein a cache line is stored in a plurality of memory banks each having a block size larger than the memory access size and wherein a group of consecutive bits of a size equal to the memory access size is stored in different memory banks among the plurality of memory banks.
本発明にかかるプロセッサは、メモリアクセスサイズを定義するプロセッサ命令を実行する命令パイプラインと、メモリアクセスサイズより大きいブロックサイズを有する複数のメモリバンクにキャッシュラインを格納し、この複数のメモリバンクのうちの異なるものに上記メモリアクセスサイズに等しいサイズの連続したビットのグループを格納するマッピングロジックを含むキャッシュメモリとを具備する。 - 特許庁 - Prior to data processing using a flash memory 203 as a cache based on a command, partial or entire data of a second data block based on a long sector defined on the hard disk 204 side including the start end and terminal addresses of a first data block based on a host definition sector is read from the hard disk and written into the flash memory 203.
コマンドに基づいてフラッシュメモリ２０３をキャッシュとして使用したデータ処理を行うに先立ち、ホスト定義セクタをベースとする第１のデータブロックの始端及び終端アドレス囲む、ハードディスク２０４側で定義されているロングセクタをベースとする第２のデータブロックの一部若しくは全体のデータを前記ハードディスクから読出しフラッシュメモリ２０３に書き込むようにした。 - 特許庁 - The method predicts a motion vector of a macro block 45 decoded next to a macro block 44 decoded at present by utilizing a differential vector 54 between decoded motion vectors 51, 52, predicts a region pointed out by a predicted vector 53 as a next reference region 48, and stores pixel data in a region greater than the next reference region 48 to a data cache.
現在復号されるマクロブロック４４の次に復号されるマクロブロック４５の動きベクトルを、復号された動きベクトル５１，５２の差分ベクトル５４を利用して予測し、予測ベクトル５３が指し示す領域を次参照領域４８として予測し、次参照領域４８より大きい領域の画素データをデータキャッシュに格納する。 - 特許庁 - To improve the processing speed of a multi-processor system in which a cache memory is shared by a plurality of processors by eliminating any miss hit (inter-processor competition mistake) to be generated due to the replacement of the copy of a block to be accessed by a certain processor with the copy of a block to be accessed by the other processor.
複数のプロセッサがキャッシュメモリを共有するマルチプロセッサシステムにおいて、或るプロセッサがアクセス対象にしているブロックの写しが、他のプロセッサがアクセス対象にしているブロックの写しで置き換えられることに起因して発生するミスヒット（プロセッサ間の競合ミス）をなくすことにより、マルチプロセッサシステムの処理速度を向上させる。 - 特許庁 - Pre-fetch information 2100 recorded in a predetermined area in a read instruction block 2000 is stored in a storage area separate from the cache and the pre-fetch of other instruction blocks is performed on the basis of the pre-fetch information 2100.
読み込んだ命令ブロック２０００中のあらかじめ定めた領域に記録されたプリフェッチ情報２１００を、キャッシュとは別の記憶領域に格納しておき、このプリフェッチ情報２１００に基づいて、他の命令ブロックのプリフェッチを行なう。 - 特許庁 - A process known as loading operation reads out an instruction and data from a cache memory element, decodes the instruction, converts a memory format into a register format, and writes the converted data in a register file block 56 in a floating point unit 50.
キャッシュメモリ要素(81)からの命令及びデータの読み出し、該命令のデコード、メモリフォーマットからレジスタフォーマットへの変換の実行、及び該変換したデータの浮動小数点ユニット(50)のレジスタファイルブロック(56)への書き込みを行うプロセスは、ロード動作として知られる。 - 特許庁 - To provide a cache memory controller capable of performing invalidation processing, copy-back processing of only a data block in an area specified by a single request from a CPU, reducing processing time required for invalidation and copy-back and enhancing use efficiency.
ＣＰＵからの１回の要求により指定した領域内のデータブロックのみをインバリデート処理、コピーバック処理することができ、インバリデートやコピーバックに要する処理時間を削減し、使用効率を高めることができるキャッシュメモリ制御装置を得る。 - 特許庁 - When the emergent access request is a write request, data to be accessed for the emergent access request are written in a corresponding position of a data memory if the data to be accessed belong to an address space of a cache block corresponding to the interrupted data transfer.
緊急アクセス要求が書き込み要求の場合、該緊急アクセス要求のアクセス対象データが、中断されたデータ転送に対応するキャッシュブロックのアドレス空間に属するならば、データメモリ１８上の対応する場所にこのデータを書き込む。 - 特許庁 - In the block data partial update device 1, a Read DMA 13 stores CRC of original data read from a cache memory 11 to an original data CRC storage part 15, and stores CRC of update data to an update data CRC storage part 17.
ブロックデータの部分更新装置１のＲｅａｄ ＤＭＡ１３が、キャッシュメモリ１１から読み込んだ元データのＣＲＣを元データＣＲＣ格納部１５に格納し、更新データのＣＲＣを更新データＣＲＣ格納部１７に格納する。 - 特許庁 - When the OS executes its own program by a system call from the application program to access the memory, address comparison is performed only in an address tag area 12 for OS management, and a cache block area 13 for OS management is accessed in the case of hit.
アプリケーションプログラムからのシステムコールによってＯＳが自身のプログラムを実行し、メモリアクセスする時にも同様にＯＳ管理用アドレスタグ領域１２でのみアドレス比較され、ヒットしていればＯＳ管理用キャッシュブロック領域１３へアクセスする。 - 特許庁 - When a request changes exclusive access to a cache block at the active device D1 to a shared state with the active device D2, the sending of the data from the D1 terminates the D1's exclusive access right and the arrival of the data at the D2 initiates its access right.
要求がＤ１でのキャッシュ・ブロックへの排他的アクセスをＤ２との共用状態に変更すると、Ｄ１からデータを送信することがＤ１の排他的アクセス権を終了させ、Ｄ２でのデータの到達がそのアクセス権を開始させる。 - 特許庁 - A computer that executes a disk array constitution program when relocating a file from a hard disk to a flash memory, stores the file in a cache memory instead of immediately writing it to the flash memory when the file size is smaller than the block size of the flash memory.
本発明に係るディスクアレイ構成プログラムを実行するコンピュータは、ファイルをハードディスクからフラッシュメモリに再配置する際に、ファイルサイズがフラッシュメモリのブロックサイズより小さい場合は、ファイルをフラッシュメモリに即座に書き込まずにキャッシュメモリに格納しておく。 - 特許庁 - When a power failure occurs during erasure processing of the flash memory 150, the erasure block management table 43 is referred to, and the data corresponding to the erasure from the flash memory 150 based on the data storage situation are newly evacuated to the flash memory 150 from a cache memory 130.
フラッシュメモリ１５０の消去処理中に停電が起こった場合には、消去ブロック管理テーブル４３を参照し、データ記憶状況に基づいてフラッシュメモリ１５０から消去した分のデータを、キャッシュメモリ１３０からフラッシュメモリ１５０に再度退避させる。 - 特許庁 - An image processing method prepares cache data for color conversion by multithreads 344-347 according to a DC component 341 per processing unit block of image data when image data 316 compressed is decompressed by a decompression processor 320, and stores the data in a global range 348.
圧縮された画像データ３１６を伸長処理部３２０で伸長する際に、該画像データの処理単位ブロック毎のＤＣ成分３４１に応じて、色変換用のキャッシュデータをマルチスレッド３４４〜３４７で作成し、グローバル領域３４８内に格納しておく。 - 特許庁 - To reduce an access time from each functional block to a shared memory, while reducing capacity of a cache memory when a plurality of functional blocks share one shared memory for accessing a data processor and the shared memory for example in a video camera.
本発明は、データ処理装置及び共有メモリのアクセス方法に関し、例えばビデオカメラに適用して、複数の機能ブロックで１つの共有メモリを共用する構成において、キャッシュメモリの容量を削減しつつ、各機能ブロックの共有メモリへのアクセス時間を短縮する。 - 特許庁 - A plurality of address values are stored in a prefetch address queue 25 based on past memory access and, when a request address from a processor unit in a request address register 21 is accorded with the address value, a prefetch address formed by adding a block size to the request address is output to a secondary cache as the prefetch request.
プリフェッチアドレスキュー２５に、過去のメモリアクセスに基く複数のアドレス値を記憶しておき、リクエストアドレスレジスタ２１内のプロセッサユニットからの要求アドレスが、このアドレス値と一致した場合、要求アドレスにブロックサイズを加えたプリフェッチアドレスをプリフェッチ要求として二次キャッシュに出力する。 - 特許庁 - In an interruption supporting block 20 as an interruption supporting circuit device, interruption to occur is predicted by an interruption predicting part 24, and data to be used for the interruption processing of the predicted interruption are read from a main memory 30 via a memory interface 27, and stored in an incorporated cache memory.
割り込み支援回路装置としての割り込み支援ブロック２０において、割り込み予測部２４により、発生する割り込みを予測して、その予測された割り込みの割り込み処理に用いるデータをメモリインタフェース２７を介してメインメモリ３０から読み出して内蔵のキャッシュメモリに記憶する。 - 特許庁 - Also, a request for releasing a memory of which size is designated form the task 11 is received, and a memory block having the available are of which size is not more than the size designated from the task 11 and adjusted by the cache line size unit of the operating CPU 1 by the operating system 12 is released to the request for releasing a memory.
また、タスク１１からサイズを指定したメモリ解放要求を受け、メモリ解放要求に対し、タスク１１から指定されたサイズを超えずかつオペレーティングシステム１２が動作するＣＰＵ１のキャッシュラインサイズ単位で調整したサイズの使用可能領域を持つメモリブロックを解放する。 - 特許庁 - A request for capturing a memory of which size is designated from a task 11 is received, and a memory block having an available area of which size is not less than the size designated from the task and adjusted by using the cache line size of an operating CPU 1 as a unit size by an operation system 12 is assigned to the request for capturing a memory.
タスク１１からサイズを指定したメモリ獲得要求を受け、メモリ獲得要求に対し、タスクから指定されたサイズ以上でかつオペレーティングシステム１２が動作するＣＰＵ１のキャッシュラインサイズを単位サイズとして調整した使用可能領域を持つメモリブロックを割り当てる。 - 特許庁 - When a write request issued from the host computer 20 according to an application program 21 conforms to prescribed timing, a first redundant code of write data written in a cache memory of the disk array device 10 according to the request is generated by unit of data block (B1, B2).
アプリケーションプログラム２１に従ってホストコンピュータ２０から発行されたライト要求が所定タイミングに合致する場合、当該要求に応じてディスクアレイ装置１０のキャッシュメモリに書き込まれたライトデータの第１の冗長コードをデータブロック単位に生成する（Ｂ１，Ｂ２）。 - 特許庁 - The system and a design structure using read/write bits are provided for deciding accessibility of cache in and for restricting update of the memory directory during block replacement to an area determined to be readable/writable by a multiprocessor.
キャッシュ・ラインのアクセシビリティを決定するために、そして多重プロセッサにより読み出し可能かつ書き込み可能となるように決定された領域へのブロック置換中の、メモリ・ディレクトリの更新を制限するために、読み書き（Ｒ／Ｗ）ビットを使用するシステムおよび設計構造が実現される。 - 特許庁 - This cache memory system in which a main CPU is connected with a main memory constituted of an ROM and an RAM through an external bus is constituted of 4-way set associative caches where each Way has Tag 45, Valid bit 46, Dirty bit 47, and data block 48.
メインＣＰＵと、ＲＯＭとＲＡＭからなる主記憶装置とが外部バスを通じて相互に接続されているキャッシュメモリシステムであって、４−ｗａｙセットアソシエイティブキャッシュからなり、各ＷａｙはＴａｇ４５、Ｖａｌｉｄビット４６、Ｄｉｒｔｙビット４７、データブロック４８を持つ。 - 特許庁 - An associated method includes steps for configuring metadata associating the virtual stripe of the data storage space and the cache data; modifying the metadata such that a state change related to a pending data transaction between the data storage space and a cache is reflected; writing the corrected metadata into the atomic write descriptor; and recalling the atomic write descriptor for transacting a selected atomic block size in an event of an interruption while executing the data transaction.
関連する方法も提供され、データ記憶スペースの仮想ストライプとキャッシュ・データを関連付けるメタ・データを構成し、データ記憶スペースおよびキャッシュ間の保留データ・トランザクションに関連する状態変化を反映するようにメタ・データを修正し、修正されたメタ・データをアトミック・ライト記述子に書込み、データ・トランザクション中に割込みが生じたらアトミック・ライト記述子を呼び戻して選択されたアトミック・ブロック・サイズをトランザクションするステップを含む。 - 特許庁 - The number of polygons consisting of the polygon groups arranged in a second direction is decided so that image data corresponding to the polygons positioned at the border sections to the object blocks among polygons consisting of a just before block that is a just before block of the object blocks is stored in a z data cache 126 when a depth test is performed by using image data corresponding to the polygons consisting of the object blocks.
ポリゴン群を構成するポリゴンの第１の方向に並ぶ数は、対象ブロックを構成するポリゴンに対応する画素データを用いてデプステストが行われるときに、その対象ブロックの直前の対象ブロックである直前ブロックを構成するポリゴンのうち、対象ブロックとの境界部分に位置するポリゴンに対応する画素データを、ｚデータキャッシュ１２６が記憶しているように、決定される。 - 特許庁 - The cache device 2 stores a received OS image in an incorporated storage medium in response to receiving a read response of OS image-portion data from the storage router 7 and thereafter transfers pertinent data to the diskless PC 1 from the OS image stored in the device itself without requesting read to a storage device 6, in response to a read request for logical block address 1 and following addresses from the diskless PC 1.
ストレージルータ７からＯＳイメージ分のデータの読み出し応答を受信すると，キャッシュ装置２は，受信したＯＳイメージを内蔵の記憶媒体に記憶し，その後，ディスクレスＰＣ１からの論理ブロック１番地以降の読み出し要求に対しては，ストレージ装置６に要求を行わず，自装置内に記憶しているＯＳイメージから該当するデータをディスクレスＰＣ１に転送する。 - 特許庁 - In the case that the write data from a host are stored in the write buffer area 221 of the buffer memory 22, a CPU 25 judges whether or not the address on the disk medium 11 overlaps as for the write data and the read cache data already stored per a segment unit in a read buffer area 222 corresponding to a pertinent segment management block on a buffer management table 270 for each segment unit.
ＣＰＵ２５は、ホストからのライトデータがバッファメモリ２２のライトバッファ領域２２１に格納された場合、そのライトデータと、リードバッファ領域２２２にセグメント単位で既に格納されているリードキャッシュデータとの間にディスク媒体１１上でのアドレスの重なりがあるか否かを、当該セグメント単位で、バッファ管理テーブル２７０上の該当するセグメント管理ブロックに従って判定する。 - 特許庁
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