「cache block」を含む例文一覧(180)
＜前へ 1 2 3 4 次へ＞- When a host 31 writes data in a cache 41, such a fact and information of a data block are notified to the shared disk 2 and the hosts 31 to 3n.
ホスト３１がキャッシュ４１にデータを書き込む場合、その旨及びデータブロックの情報を共有ディスク２及びホスト３１〜３ｎに通知する。 - 特許庁 - The frame memory 5 reads data of a predicted macro block stored in the received address and allows a prediction buffer 7b of a cache memory 7 to store the data.
フレームメモリ５は、入力されたアドレスに記憶されている予測マクロブロックのデータを読み出し、キャッシュメモリ７の予測バッファ７ｂに記憶させる。 - 特許庁 - Data of the prediction macro block are transferred to a prediction buffer 7b of the cache memory 7 for each line in the order of addresses of the frame memory 5 and stored.
予測マクロブロックのデータは、フレームメモリ５のアドレスの順番に、１ライン毎に、キャッシュメモリ７の予測バッファ７ｂに転送され、記憶される。 - 特許庁 - The processor is constituted of a basic cache block mechanism compiled with an instruction group format for caching the instruction group generated by the cracking unit.
プロセッサは更に、命令グループ・フォーマットで編成され、クラッキング・ユニットにより生成された命令グループをキャッシュする基本キャッシュ・ブロック機構で構成。 - 特許庁 - Then, the main control part 100 makes a parity generating circuit 421 or 521 in the relevant disk cache part read block data required for generating the updated parity data of the said stripe for the unit of a block through a cache memory 410 or 510 in the judged cache part 400 or 500 and generates correspondent parity data with the relevant parity generating circuit.
そして主制御部１００は、上記ストライプの更新されたパリティデータをブロック単位で生成するのに必要なブロックデータを、判断したディスクキャッシュ部（４００または５００）内のキャッシュメモリ（４１０または５１０）を介して当該ディスクキャッシュ部内のパリティ生成回路（４２１または５２１）に読み込ませ、当該パリティ生成回路により対応するパリティデータを生成させる。 - 特許庁 - The intermediate data of the plural block units are preserved in the data cache part 53 so that the input data of the reconstituted circuits can be obtained, and the intermediate data as the processed results of the reconstituted circuits are preserved so as to be overlapped in the data cache part 53.
複数個のブロックの単位の中間データは、データキャッシュ部５３に保存して、再構成された回路の入力データとし、その再構成された回路の処理結果としての中間データは、データキャッシュ部５３に上書き保存する。 - 特許庁 - A cache loading device 42 including an uncompressing section 44 reads 1 or more compressed instruction out of locations in the program memory discriminated by a program counter 50 and uncompresses and stores it in one cache block.
圧縮解除セクション４４を含むキャッシュローディング装置４２は、１つ以上の圧縮された命令を、プログラムカウンタ５０によって識別されたプログラムメモリ中の位置から読み出し、圧縮解除して１つのキャッシュブロックに記憶する。 - 特許庁 - A data write position in a segment of the cache memory is changed to an address to which a lower bit of a logical block address (LBA) of write data is added as an offset.
キャッシュメモリのセグメント内におけるデータ書き込み位置を、書き込みデータの論理ブロックアドレス（ＬＢＡ）の下位ビットをオフセットとして加えたアドレスに変更する。 - 特許庁 - To prevent a caching error due to contention in access to a same cache block and to minimize latency due to contention in access.
同一キャッシュブロックへのアクセス競合によるキャッシュミスを防止することができると共に、アクセス競合による待ち時間を最小限にすることができるようにする。 - 特許庁 - An inverse quantization processing section 32 applies inverse quantization processing to intra macro block of the image data to which the variable length decoding is applied and the result is stored in a cache memory 7.
可変長復号処理された画像データのうち、イントラマクロブロックは、逆量子化部３２において、逆量子化されキャッシュメモリ７に格納される。 - 特許庁 - The cache management of processing data in the memory can be performed easily by controlling using an upper-level counter incrementing each time a block counter exceeds a number storable in the memory, in addition to the block counter incrementing at the time one block is completed in each processing means.
各処理手段の1ブロック終了毎にインクリメントするブロックカウンタに加えて、ブロックカウンタがメモリに格納できる数を超える毎にインクリメントする上位カウンタを組み合わせて制御することで、メモリ上の処理データのキャッシュ管理を容易に行うことができる。 - 特許庁 - In a processor module on the receiving side, a cache controller detects that the header is rewritten, reads communication data stored in the buffer corresponding to the address information stored in the header, stores the address information in a new cache tag, stores the communication data in a cache block, and then interrupts the processor.
受信側のプロセッサモジュールでは、キャッシュコントローラが、ヘッダが書き換えられたことを検出して、ヘッダに格納されたアドレス情報に対応するバッファに格納されている通信データをリードし、アドレス情報を新たなキャッシュタグに格納するとともに、通信データをキャッシュブロックに格納した後、プロセッサに割込みをかける。 - 特許庁 - The controller circuit is configured to store a single block of data from a subset of the overlapping tracks in the non-volatile cache memory circuit, while at least a portion of the data in the shingle block of data is updated.
コントローラ回路は、重なり合うトラックの部分集合から１個のデータシングルブロックを、当該データシングルブロック内のデータの少なくとも一部が更新される間に、不揮発性キャッシュメモリ回路に格納すべく構成されている。 - 特許庁 - Those blocks are ranked according to the order of reuse, and the storage block of non-stored data which are not stored in the cache region 2 is preferentially decided from the block whose rank of the order of reuse is high (a step S2).
複数のブロックが再利用順に応じてランク分けされており、キャッシュ領域２に格納されていない未格納データの格納ブロックを、再利用順が高いランクのブロックから優先的に決定する（ステップＳ２）。 - 特許庁 - Each time cache data are read, an LSI330 being a DMA chip operates the BCC check of cache data by a BCC check block 339, and a CM read block 338 turns on the "BBC check bit" and "BCC error bit" of "data transfer end notification" in response to whether or not check has been finished and the check result.
本発明のＤＭＡチップであるＬＳＩ３３０は、キャッシュデータの読みの都度、ＢＣＣチェックブロック３３９にてキャッシュデータのＢＣＣチェックを行い、チェック完了か否かおよびチェック結果に応じて、ＣＭリードブロック３３８は、「データ転送終了通知」の「ＢＣＣチェックビット」および「ＢＣＣエラービット」をオンにする。 - 特許庁 - When accordance between pieces of the block data is detected as the result of the comparison, a control part 25 transmits a new write request including a block identifier and a corresponding address stored in the cache part 24 associatively to the according block data to the storage device 10 from the host device 20.
この比較の結果、ブロックデータの一致が検出された場合、一致したブロックデータと対応付けてキャッシュ部２４に格納されているブロック識別子及び対応するアドレスを含む新たな書き込み要求を、制御部２５がホスト装置２０からストレージ装置１０に送信する。 - 特許庁 - A part (Write block) which is frequently overwritten and a part (Read block) which is frequently read without being overwritten coexist in a storage area, so that Read-Write frequency information with respect to a specific block address of the disk drive is held by a cache memory a controller managing the RAID group has.
記憶領域には、頻繁に書換えが行われる部分（Writeブロック）と、書換えが行われずに読出しされる機会が多い部分（Readブロック）が存在するため、ＲＡＩＤグループを管理するコントローラが持つキャッシュメモリに、ディスクドライブの特定ブロックアドレスに対するRead-Write頻度情報を保持する。 - 特許庁 - An issuing check block 20 issues a data read request due to the cache miss to the main storage from an issuing control circuit 50 and registers the information of the request in a request buffer circuit 30, when the cache miss occurs at the time when a load request is received from a processor core.
プロセッサコアからのロードリクエスト時にキャッシュミスが生じた場合、発行チェックブロック20はそのキャッシュミスによるデータ読み出しのリクエストを発行制御回路50から主記憶に発行し、そのリクエストの情報をリクエストバッファ回路30に登録する。 - 特許庁 - To secure reliability when controlling data input/output by achieving block data protection (LA/LRC(Longitudinal Redundancy Check)) and Cache dual write of (user data, control data), in a storage control apparatus having a battery backup memory being an integration of CS/DS (Code Storage/Data Storage) and a cache.
ＣＳ／ＤＳキャッシュ統合のバッテリバックアップメモリを備えたストレージ制御装置において、ブロックデータ保護（ＬＡ／ＬＲＣ）、Ｃａｃｈｅ二重書き（ユ一ザデータ、制御データ）を実現し、データ入出力の制御時の信頼性を確保する。 - 特許庁 - Inside a first cache memory inside the first matching domain of the data processing system, a memory block is held in a storage position associated with an address tag and a matching state field.
データ処理システムの第１の整合ドメイン内の第１のキャッシュ・メモリ内において、アドレス・タグおよび整合状態フィールドに関連した記憶位置にメモリ・ブロックが保持される。 - 特許庁 - When an abnormality of a disk device is detected, an abnormality information storage part 21a in a cache memory resident area control part 21 retains an abnormality occurrence disk device and block address.
キャッシュメモリ常駐領域制御部２１の異常情報記憶部２１ａはディスク装置の異常を検出すると、異常発生ディスク装置及びブロックアドレスを保存する。 - 特許庁 - To provide a device for extracting a function to be called with high frequency and a basic block to be executed with high frequency, and for optimally allocating them to reduce any cache conflict.
高い頻度で呼び出される関数と高い頻度で実行される基本ブロックを抽出してキャッシュコンフリクトが低減するように最適割付する装置を提供する。 - 特許庁 - The large capacity multi-port cache memory having random access band width, to which parallel access from plural ports are enabled and suitable for use for the most advanced microprocessor with low probability of the erroneous cache is easily provided since the multi-port cache memory is formed by using one port cell block suitable for capacity increase as the component.
本発明のマルチポートキャッシュメモリは、大容量化に適した１ポートセルブロックを構成要素として形成されるため、高いランダムアクセスバンド幅を有し、複数のポートからの並列アクセスが可能で、かつ、キャッシュミスの確率が小さい最先端のマイクロプロセッサへの使用に適した大容量のマルチポートキャッシュメモリを容易に提供することが可能になる。 - 特許庁 - When a request transfers exclusive access to a cache block from an active device D1 to an active device D2, the sending of data from the D1 terminates the D1's access right to the block and the reception of the data at the D2 initiates its access right.
要求が、キャッシュ・ブロックへの排他的アクセスを能動デバイスＤ１から能動デバイスＤ２へ転送すると、Ｄ１からデータを送信することがそのブロックへのＤｌのアクセス権を終了させ、Ｄ２でのデータの受信がアクセス権を開始させる。 - 特許庁 - When the texture block corresponding to a pixel to be processed cannot be acquired from the texture cache 6, the texture processing part 4 specifies a pixel for which filtering processing using an acquirable texture block is required, and executes the filtering processing to this pixel in advance.
テクスチャ処理部４は、処理対象の画素に対応するテクスチャブロックをテクスチャキャッシュ６から取得できない場合に、取得可能なテクスチャブロックを用いたフィルタリング処理が必要な画素を特定し、これに対して先にフィルタリング処理を実行する。 - 特許庁 - To suppress unnecessary power consumption during execution of a repeat block (instruction code group to be executed repeatedly) in a program in a microprocessor which executes an instruction code including the repeat block fetched from an instruction cache memory.
本発明は、命令キャッシュメモリからフェッチした、リピートブロック（反復実行する命令コード群）を含む命令コードを実行するマイクロプロセッサにおいて、プログラム中のリピートブロックを実行する場合に余計な電力の消費を抑制できるようにする。 - 特許庁 - To solve the problems that, in the technique of flushing all at once, store instructions accessing an area inside the same block of a cache, the effect is reduced when the distance of vector store instructions becomes long and there is no effect when the distance becomes a block size or longer.
キャッシュの同一ブロック内の領域にアクセスするストア命令のフラッシュを一度に行う技術では、ベクトルストア命令のディスタンスが大きくなるとその効果が少なくなり、ディスタンスの大きさがブロックサイズ以上になると効果がない。 - 特許庁 - When data for a transmission request from a diskless PC 1 is a request for reading a prescribed logical block, for example, logical block address 0, a cache device 2 transmits a request for reading logical block address 0 to a storage router 7 and transmits a request for reading preliminarily set OS image-portion data to the storage router 7.
キャッシュ装置２は，ディスクレスＰＣ１から送信要求されたデータが規定の論理ブロック，例えば論理ブロック０番地の読み出し要求であると，ストレージルータ７に論理ブロック０番地の読み出し要求を送信するとともに，予め設定されたＯＳイメージ分のデータの読み出し要求をストレージルータ７に送信する。 - 特許庁 - To provide a disk array device with a cache memory capable of realizing high performance and high reliability by making data resorable unless two abnormality occurrence addresses occur in the same block address.
同一のブロックアドレスに異常発生アドレスが２個発生しない限りデータ修復を可能とし、高性能及び高信頼性を実現可能なキャッシュメモリ付きディスクアレイ装置を提供する。 - 特許庁 - An ICBI address buffer is mounted on this processor for holding the address of the instruction cache block which should be invalidated by an ICBI instruction in the execution pipe line of the processor.
プロセッサの実行パイプラインにおいてペンディング状態にあるＩＣＢＩ命令によって無効化されるべき命令キャッシュブロックのアドレスを保持するためにＩＣＢＩアドレスバッファが装備される。 - 特許庁 - To solve the problem that even when the URL of an original site is not registered in a block object list, content stored in a cache server cannot be blocked in the filtering of URL.
ＵＲＬのフィルタリングにおいて、オリジナルサイトのＵＲＬがブロック対象リストに登録されている場合であっても、キャッシュサーバに保存されたコンテンツはブロックができない問題を解決すること。 - 特許庁 - Processing in the local memory 16, such as address management and destruction of cache block copies 32, is performed by reference to an address translation table 34, a bank reference table 38 and a generation number table 39.
ローカルメモリ１６内でのアドレス管理、キャッシュブロックのコピー３２の破棄時の処理等はアドレス変換テーブル３４、バンク間参照テーブル３８、世代番号テーブル３９を参照して行う。 - 特許庁 - The function is hooked by a media driver 119, and the media driver writes data larger in size than the data block in a media cache 53 according to the reading operation of one of the data blocks.
その関数はメディア・ドライバ１１９によりフックされ、メディア・ドライバはいずれかのデータ・ブロックの読み取り動作に応答してデータ・ブロックよりサイズの大きいデータをメディア・キャッシュ５３に書き込む。 - 特許庁 - A compression status bit cache provides on-chip availability of compression status bits used to determine how many bits are needed to access a potentially compressed block of memory.
圧縮状態ビットキャッシュは、メモリの潜在的な圧縮ブロックにアクセスするのにどれほど多くのビットが必要かを決定するのに使用される圧縮状態ビットのオンチップ利用を与える。 - 特許庁 - This storage device is provided with a main recording medium, the nonvolatile memory used as the cache of the main recording medium, and including a fixed area and a nonfixed area according to fixation of the data, and a block control part for controlling a physical block allocated to the nonvolatile memory, by a virtual address.
主記録媒体、主記録媒体のキャッシュとして使われ、データの固定如何によって固定領域及び非固定領域を含む不揮発性メモリ、不揮発性メモリに割当てられる物理ブロックを仮想アドレスによって管理するブロック管理部と、を備える。 - 特許庁 - The single-chip data processor includes a plurality of pieces of address information and a plurality of pieces of unit block information having predetermined data size, when the single-chip data processor has address information coincident with a part of the address information supplied from a central processor, a cache memory selects unit block information corresponding to the address information from the plurality of pieces of unit block information.
複数のアドレス情報と所定のデータサイズを有する複数のユニットブロック情報とを含み、上記中央処理装置から供給された上記アドレス情報の一部と一致しているアドレス情報を有するとき、キャッシュ・メモリは上記複数のユニットブロック情報から上記アドレス情報に対応するユニットブロック情報を選択する。 - 特許庁 - When the file system is flashed in a system idle state, or a space for the oldest parity stripe in the cache should be reused for another writing, the parity block is written in the disk later.
システムアイドル状態でファイルシステムがフラッシュするとき、またはキャッシュ中で最も古いパリティストライプの空間を別の書出のために再使用する必要があるときなどに、パリティブロックは後でディスクに書出される。 - 特許庁 - To provide a communication processing system and data processing method which, on data receiver side where errors are corrected in block units, realizes fast error correction processing while maintaining a high cache hit rate.
ブロック単位で誤り訂正が行われるデータの受信側において、キャッシュの高いヒット率を維持して、高速な誤り訂正処理を実現する、通信処理システム及びデータ処理方法を提供する。 - 特許庁 - When a write request occurs in the host device 20, a comparison part 22 of the host device 20 compares each piece of block data constituting data wherein write is designated a stored in a cache part 24.
ホスト装置２０で書き込み要求が発生した場合、ホスト装置２０の比較部２２は、書き込みが指定されたデータを構成するブロックデータごとに、キャッシュ部２４に格納されているブロックデータと比較する。 - 特許庁 - A physical process ID (PPID) is stored for each cache block 102 of each set 103, and the number of MAX WAY 105 with respect to each PPID value is stored for each of index values #1 to #n.
各セット１０３のキャッシュブロック１０２毎に物理プロセスＩＤ（ＰＰＩＤ）が記憶されるとともに、＃１から＃ｎの各インデックス値毎に、各ＰＰＩＤ値に対するＭＡＸ ＷＡＹ数１０５が記憶される。 - 特許庁 - Data size of data to be transferred by a direct memory access control circuit which performs unit data transfer using a data buffer, coincides with the predetermined data size of the unit block information in the cache memory.
データバッファを用いてユニットデータ転送を行うダイレクト・メモリ・アクセス制御回路は、転送されるべきデータのデータサイズと上記キャッシュメモリ内の上記ユニットブロック情報の上記所定のデータサイズと一致する。 - 特許庁 - Since data loading time for page data other than the first page data is hardly needed when program runs by the cache latching block, total time necessary for a program is greatly shortened.
前記キャッシュラッチブロックによって、プログラム動作の際、一番目のページデータを除いた残りのページデータのデータローディング時間はほとんど必要でないので、全体プログラム所要時間が著しく短縮される。 - 特許庁 - Based on an access request instructed from a user program 1, a file managing part 3 and a buffer cache managing part 4 generate access information for accessing a Flash ROM 7 for the unit of a block.
ファイル管理部３及びバッファキャッシュ管理部４は、ユーザプログラム１より指示されるアクセス要求に基づいてＦｌａｓｈＲＯＭ７にブロック単位のアクセスを行うためのアクセス情報を生成する。 - 特許庁 - Data in a cache memory 220 corresponding to backup data having been erased from a flash memory 230 before the erasure is interrupted are read-transferred (backed up again) from the next block of a final block in the flash memory 230 that stores the backup data not erased by the erasure.
そして、イレースが中断されるまでの間にフラッシュメモリ２３０から消去されたバックアップデータに対応するキャッシュメモリ２２０内のデータを、イレースにより消去されなかったバックアップデータが書き込まれているフラッシュメモリ２３０内の最終ブロックの次ブロックからリード転送（再バックアップ）する。 - 特許庁 - When a request for reducing the size of the same file is given from a high-order software 5, file system information is changed and a block recording the pertinent data is registered in a cache controlling software 3 as writeback data.
上位ソフトウエア５から同ファイルのサイズを縮小する要求がだされると、ファイルシステム情報を変更して、該当データを記録しているブロックをライトバックデータとしてキャッシュ制御ソフトウエア３に登録する。 - 特許庁 - Consequently, when an application program is executed to access a memory, address comparison is performed in an address tag area 10 which manages only its area, and a cache block area 11 for user management area is accessed in the case of hit.
したがって、アプリケーションプログラムを実行させ、メモリアクセスする時には、その領域のみを管理するアドレスタグ領域１０でアドレスが比較されヒットしていればユーザー管理領域用キャッシュブロック領域１１へアクセスする。 - 特許庁 - Furthermore, an FCC check block 340 operates the FCC check of the cache data, and turns on the "FCC check bit" and "FCC error bit" of "data transfer end notification" in response to the whether or not check has been finished and the check result.
さらに、ＦＣＣチェックブロック３４０は、キャッシュデータのＦＣＣチェックを行い、チェック完了か否かおよびチェック結果に応じて、「データ転送終了通知」の「ＦＣＣチェックビット」および「ＦＣＣエラービット」をオンにする。 - 特許庁 - A monitor write back link register means 34 calculates an elapsed time after data became dirty data, and registers the cache block in a monitor write back link in the case that the calculated time exceeds a prescribed elapsed time.
モニタライトバックリンク登録手段３４は、データがダーティデータとなってからの経過時間を算出し、算出された経過時間が所定の経過時間を超えている場合にはこのキャッシュブロックをモニタライトバックリンクへ登録する。 - 特許庁 - Attribute bits indicating that a program has recently checked that a block of memory is appropriate for the current portion of the program to access, indicating that the program has analyzed this block of memory by a performance monitoring tool, or having properties such as access right are included in a cache memory line, and correspond to only one software thread of the program having multisoftware threads.
プログラムが現在アクセスしようとする部分に対して、メモリブロックが適切であることをチェックしたこと、性能モニタリングツールによってそのメモリブロックを分析したこと、あるいはアクセス権のようなプロパティを示す属性ビットを、キャッシュメモリラインに持ち、マルチソフトウェアスレッドを有するプログラムの唯一のソフトウェアスレッドに対応する。 - 特許庁 - Reference image signals in the searching range are read from the cache memory 100 and written in a reference image buffer 407 to be used for searching the motion vector, and the reference image signals of blocks at positions ahead by the prescribed number of blocks in a raster order from the center block of a searching range are read from a reference image frame memory 405 and written in the cache memory 100.
キャッシュメモリ１００から探索範囲の参照画像信号を読み出して参照画像バッファ４０７に書き込み、動きベクトル探索に供すると共に、探索範囲の中心ブロックからラスタ順で所定のブロック数だけ先行した位置のブロックの参照画像信号を参照画像フレームメモリ４０５から読み出してキャッシュメモリ１００に書き込む。 - 特許庁
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