「cache memory」を含む例文一覧(2237)
＜前へ 1 2 .... 19 20 21 22 23 24 25 26 27 .... 44 45 次へ＞- One or more dirty data element stored in the second cache memory is backed up in the nonvolatile storage resource.
第二のキャッシュメモリに記憶された一以上のダーティデータ要素を不揮発性の記憶資源にバックアップされる。 - 特許庁 - Data from a volatile memory element or a device such as a nonvolatile storage device are held in entries in the cache.
揮発性メモリ素子または不揮発性記憶装置などの装置からのデータが、キャッシュ内のエントリに保持される。 - 特許庁 - To hold data requiring high-speed access on a main memory, even when a disk cache is functioning.
ディスクキャッシュが機能していても、高速なアクセスが要求されるデータがメインメモリ上に保持されるようにする。 - 特許庁 - To increase processing speed of an information processor provided with a cache memory used by a CPU.
ＣＰＵにより使用されるキャッシュメモリを設けてなる情報処理装置に関し、処理速度の高速化を図る。 - 特許庁 - The method also starts an access of a memory in response to the request for data and snoops a processor cache of each processor in each node.
また、データ要求に応答してメモリのアクセスを開始し、各ノード内の各プロセッサのプロセッサキャッシュをスヌープする。 - 特許庁 - To provide a hardware break circuit which is built up inside a processor and can be used as a cache memory after debugging is finished.
プロセッサ内部に組み込み、デバッグ終了後はキャッシュメモリとして使用可能なハードウエアブレーク回路を提供する。 - 特許庁 - After data in the streaming data cache memory 30 is accessed the first time, the data is invalidated and will not be used again.
ストリーミングデータキャッシュメモリ３０内のデータが、最初にアクセスされた後に、無効にされると共に再利用されない。 - 特許庁 - To provide a cache memory device and its control method for reducing power consumption with a low cost configuration.
安価な構成で、かつ消費電力を低減できるキャッシュメモリ装置及びその制御方法を提供すること。 - 特許庁 - The hitting probability of a determination tree to a cache memory in node transition is improved, and the high speed operation of recognition processing is achieved.
決定木のノード遷移におけるキャッシュメモリへのヒット確率を向上させ、認識処理を高速化させる。 - 特許庁 - It is necessary only to add a necessary number of the adapters 1, 2 and the cache memory 3 in order to enlarge the scale.
規模を拡大するには、必要な数だけこれらアダプタ１，２及びキャッシュメモリ３を付加するだけでよい。 - 特許庁 - Further, an index table consisting of cell group codes and head addresses is stored in a RAM (1 to 4) functioning as a cache memory.
またセルグループコードと先頭アドレスからなるインデックステーブルをキャッシュメモリとして機能するＲＡＭ(1-4)に記憶する。 - 特許庁 - The streaming data cache is coupled to a memory controller and receives data only from the external source of information.
ストリーミングデータキャッシュ３０はメモリ制御装置に結合され、情報外部ソースからのみのデータを受信する。 - 特許庁 - Also, access between the cache memory (3) and each of the banks (7-1-7-4) is operated by an interleave operation.
キャッシュメモリ（３）とバンク（７−１〜７−４）のそれぞれとの間のアクセスは、インターリーブ動作により行われる。 - 特許庁 - DISK ARRAY DEVICE WITH CACHE MEMORY, ITS ERROR- CONTROLLING METHOD AND RECORDING MEDIUM WITH ITS CONTROL PROGRAM RECORDED THEREON
キャッシュメモリ付きディスクアレイ装置及びそのエラー制御方法並びにその制御プログラムを記録した記録媒体 - 特許庁 - A schema cache stores the in-memory representation of schema optimized for instance validation.
スキーマキャッシュには、インスタンスの有効性確認に合わせて最適化されたスキーマのメモリ内の表現が格納される。 - 特許庁 - Moreover, the multiprocessor system is equipped with one or more shared main memory and one or more shared L2 cache.
また、マルチプロセッサ・システムは、少なくとも１つの共有主メモリと、少なくとも１つの共有Ｌ２キャッシュを備える。 - 特許庁 - However, the minimum in-core memory used to cache a directory is the physical page size (typically 4K) rather than 512 bytes.
欠点は、キャッシュに使われる最小のメモリの大きさが 512 バイトではなく 物理ページサイズ(大抵は 4K) になることです。 - FreeBSD - A voice conversion supporting device comprises a cache data preserving unit, an index information memory, a searching unit and a data processing unit.
音声変換支援装置はキャッシュデータ保存部、インデックス情報記憶部、検索部、データ処理部を備える。 - 特許庁 - To provide a shared cache memory device capable of making two processors perform collaborated processing more speedily.
２個のプロセッサに、より高速に連携した処理を行わせることが可能な共有キャッシュメモリ装置を提供する。 - 特許庁 - To provide a microprocessor provided with a RAM capable of reading and writing data with latency being the same degree as that of a cache memory.
キャッシュメモリと同程度のレイテンシーでデータの読み書きができるＲＡＭを備えたマイクロプロセッサの提供。 - 特許庁 - The RIP unit 120 does not register created image data on the cache memory 140 when receiving the second response.
ＲＩＰ部１２０は、第２の応答を受けた場合、作成した画像データをキャッシュメモリ１４０に登録しない。 - 特許庁 - The end users' computing platforms store the pre-computed parcels received from the server in a cache memory.
エンドユーザのコンピューティング・プラットフォームは、サーバから受信した予め計算されたパーセルをキャッシュ・メモリに保存する。 - 特許庁 - To provide a data storage system assigning the memory device of the other network connected computer as a cache device.
ネットワーク接続された他のコンピュータのメモリデバイスをキャッシュデバイスとして割り当てることを可能とするデータ記憶システム。 - 特許庁 - A cache memory 3a temporarily stores first information D1 written in the storage media 4a to 4d.
キャッシュメモリ３ａは、記憶媒体４ａ〜４ｄに書き込まれている第１の情報Ｄ１を一時的に記憶する。 - 特許庁 - The accelerator device includes a cache memory, a controller, a host computer connector and a removable storage device connector.
キャッシュメモリ、コントローラ、ホストコンピュータコネクタ、および取り外し可能な記憶装置コネクタを含むアクセラレータ装置である。 - 特許庁 - And the uppermost and lowermost layer parts of the system memory where access is frequency performed are simultaneously defined as cache possible parts.
そしてアクセス頻繁なシステムメモリーの最上層部分と最下層部分を同時にキャッシュ可能部分に定義する。 - 特許庁 - To provide a computer system mounting an operating system supplementary disk cache, using a subsystem supplementary memory resource.
サブシステム補足メモリリソースを使用して、オペレーティングシステム補足ディスクキャッシュを実装するコンピュータシステムを提供すること。 - 特許庁 - To reduce access latency to a cache tag memory and to reduce latency required for the transaction processing of a computer system.
キャッシュタグメモリに対するアクセスレイテンシを軽減し、コンピュータシステムのトランザクション処理に要するレイテンシの削減を図る。 - 特許庁 - The method also includes determining a code placement according to which code is writable to a memory separate from the cache.
本方法は、キャッシュから離れたメモリにどのコードが書き込み可能であるかに応じてコード配置を決定する。 - 特許庁 - The video image data for accumulation vs is incorporated into a cache memory 3 and is recorded integrally as a video image data v2.
蓄積用映像データｖｓは、キャッシュメモリ３に取り込まれ、一括して映像データｖ２として記録される。 - 特許庁 - This computer is provided with a cache memory 10 including cache ways 15 and 17 constituted of cache blocks B1-B8 and a cache controlling part 30 for turning the cache blocks B1-B8 storing data having an address included in a designated address area into a state inhibiting replacement with other address data according to a supplied instruction, or for releasing the replacement inhibiting state.
キャッシュブロックＢ１〜Ｂ８からなるキャッシュウェイ１５，１７を含むキャッシュメモリ１０と、指定されたアドレス領域に含まれるアドレスを持つデータを記憶しているキャッシュブロックＢ１〜Ｂ８を、供給される命令に応じて別アドレスデータへの置換禁止状態とし又は該禁止状態を解除等するキャッシュ制御部３０とを備えた計算機を提供する。 - 特許庁 - For a controller of hybrid equipment, the SRAM and an SRAM controller equipped with a cache memory controller and a fast memory controller are arranged in the form of provision from a CPU, and the SRAM is reconstituted dynamically with the cache memory and fast memory according to whether a performed process is proper to make memory access fast irrelevantly to the process.
複合機器の制御装置において、ＣＰＵから提げる形でＳＲＡＭと、キャッシュメモリコントローラ及び高速メモリコントローラを備えたＳＲＡＭ制御コントローラを配置する事により、行なわれる処理の適不適に応じてＳＲＡＭをキャッシュメモリ、高速メモリと動的に再構成することによって、処理によらずメモリアクセスの高速化を実現するシステム。 - 特許庁 - Regarding a file having data in buffer memory 4, of the files stored in cache memory 5, this memory management device calculates the communication amount reduced by cache hit in a certain period from the present time to the past and the communication amount generated by a cache mistake, and compares communication sum total amount Gtotal of the sum total of them with a threshold S, thereby determining the existence of a file seldom used as a cache.
キャッシュメモリ５に保存されたファイルの中から、バッファメモリ４にデータを有するファイルについて、現時点から過去の一定期間にキャッシュヒットしたことにより削減された通信量、キャッシュミスしたことによって発生した通信量を算出し、その合計である通信合計量Ｇｔｏｔａｌとしきい値Ｓとを比較することにより、キャッシュとして利用された頻度が少ないファイルの有無を判定する。 - 特許庁 - The data transfer device DMA data transferring the data to HDD105 from the cache memory is provided with ASIC103 issuing a control command to write a cache content of a cache memory in HDD105 before DMA transferring a command for a data writing instruction and controlling to write the data in HDD105 and not to leave the data in the cache memory according to a set data DMA transferring condition.
データをキャッシュメモリからＨＤＤ１０５にＤＭＡ転送するデータ転送装置において、データ書き込み指示のコマンドをＤＭＡ転送する前にキャッシュメモリのキャッシュ内容をＨＤＤ１０５に書き込む制御コマンドを発行し、予め設定されたデータＤＭＡ転送条件に従って、データをＨＤＤ１０５に書き込んでキャッシュメモリにデータを残さないように制御するＡＳＩＣ１０３を備えた。 - 特許庁 - A memory controller controls an access to the memory unit, reads out the first cache line from a first memory module via the data bus and the first information bus and, by parallel operation, writes a pair of updated information bits of the second cache line which has been read out first into the second memory module via the second information bus.
メモリコントローラは、メモリユニットへのアクセスを制御し、第１のメモリモジュールからデータバスおよび第１の情報バスを介して第１のキャッシュラインを読み出し、かつ、並列動作で、先に読み出された第２のキャッシュラインの一組の更新された情報ビットを第２の情報バスを介して第２のメモリモジュールに書き込む。 - 特許庁 - In order to realize this transferring, the data cache is provided with a mechanism for rewriting a tag memory and a data memory in accordance with a writing request from a bus, and the coprocessor is provided with an address generating device for designating the data cache as a writing address.
これを実現するために、データキャッシュには、バスからの書き込み要求に応じてタグメモリとデータメモリを書き換える機構を搭載し、コプロセッサにはデータキャッシュを書き込み先として指定可能なアドレス生成装置を搭載する。 - 特許庁 - When a total size of data which is being transmitted is known and the size of data is larger than that of a cache memory, each transmitting data is compressed by a compression method, whereby the size of data is received in the cache memory.
伝送されているデータの総サイズを知り、データのサイズがキャッシュメモリのサイズよりも大きい場合には、伝送されているデータごとに適した圧縮法で圧縮をかけることにより、データのサイズをキャッシュメモリに収まるようにする。 - 特許庁 - In outputting data from the cache memory 4, the data which are not stored in the cache memory 14 are complemented by data generated based on the reference value by data generation parts 16, 21 on the basis of the information stored in the management table 25.
キャッシュメモリ１４からデータを出力する際、管理テーブル２５の格納情報に基づいて、キャッシュメモリ１４に格納されなかったデータについては、データ生成部１６，２１が参照値を基に生成したデータにて補完する。 - 特許庁 - To provide an arithmetic processing unit and a cache memory control device which can arbitrarily divide a cache memory area in blocks according to a process ID so as to improve the effective performance of a processor.
キャッシュメモリを実装した演算処理装置およびキャッシュメモリ制御装置において、プロセスＩＤに対応してキャッシュメモリ領域をブロック単位で任意に分割可能として、プロセッサの実効性能を向上することを可能とする。 - 特許庁 - This data processing system has: a computer executing the program; and the storage device having the cache memory storing data transmitted by execution of the program and a disk device for storing the data stored in the cache memory.
プログラムを実行する計算機と、前記プログラムの実行により送られたデータを格納するキャッシュメモリと該キャッシュメモリに格納されたデータを格納するためのディスク装置とを有する記憶装置とを備えたデータ処理システムを用いる。 - 特許庁 - A resident area managing part 21b registers the abnormality occurrence block address in a cache memory part as a resident area and when receiving a writing instruction into the abnormality occurrence block address, the part 21b writes data only at a corresponding address in the cache memory part.
常駐領域管理部２１ｂは異常発生ブロックアドレスをキャッシュメモリ部に常駐領域として登録し、その異常発生ブロックアドレスへの書込み命令を受けると、キャッシュメモリ部の該当するアドレスにのみデータを書込む。 - 特許庁 - When a processor PRi performs write to the block of a shared state on a cache CMi, the update is reflected not only the cache CMi but also a memory MMi so that the latest block exists in the memory MMi as well.
プロセッサＰＲｉがキャッシュＣＭｉ上の共有状態にあるブロックに対して書き込みを行ったときに、その更新をキャッシュＣＭｉだけでなくメモリＭＭｉにも反映し、最新のブロックがメモリＭＭｉにも存在するようにする。 - 特許庁 - To provide a semiconductor integrated circuit device which can cope with access request from plural memory master and can suppress an operation current consumed in a cache memory to a less value without reducing a cache bit rate.
キャッシュヒット率を低下させることなく、複数のメモリマスタからのアクセス要求に対応することができ、しかも、キャッシュメモリで消費される動作電流を小さく抑えることのできる半導体集積回路装置を提供すること。 - 特許庁 - If an instruction queue miss signal is turned to '1' (an instruction queue miss is generated) when the instruction cache memory existence signal is '1' (an instruction cache memory exists), the clear signal is turned to '1' and the input and output pointers 5, 7 are cleared.
命令キャッシュメモリ有無信号＝１の場合（命令キャッシュメモリが存在する場合）において、命令キューミス信号＝１となると（命令キューミスが発生すると）、クリア信号＝１となり、入力ポインタ５及び出力ポインタ７がクリアされ。 - 特許庁 - To provide an information processing apparatus using an HDD and an ODD and incorporating a cache memory of the HDD in the ODD, which eliminates, when the information processing apparatus is powered ON, inconsistency of data between the HDD and the cache memory, which inconsistency occurs during shutting-down of the apparatus.
ＨＤＤとＯＤＤを使用する情報処理装置において、ＨＤＤのキャッシュメモリをＯＤＤに内蔵した場合、シャットダウン時に発生するＨＤＤとキャッシュメモリのデータの不整合を電源投入時に解消する。 - 特許庁 - To easily extend the line size of a cache memory without being restricted by transfer size functioning as a unit to transmit/receive the data of a main memory via a coupling means of a multi-processor system in which cache memories are alternately connected with processors.
キャッシュメモリとプロセッサが相互に接続されるマルチプロセッサシステムにおいて、その結合手段を介してメインメモリのデータを送受信する単位である転送サイズの制限を受けずに、キャッシュメモリのラインサイズを容易に拡大できるようにする。 - 特許庁 - The cache management module 33 inhibits the cache block (namely, the cache block equivalent to a log region) storing data forming the log region 311 to an inherent writing destination so that the cache block becomes the object of a destage operation when implementing the destage operation for writing data on the updated cache block on the cache memory 32 into an inherent writing destination on a disk 31 keeping the log region 311.
キャッシュ管理モジュール３３は、キャッシュメモリ３２上の更新されたキャッシュブロックのデータを、ログ領域３１１が確保されるディスク３１上の本来の書き込み先に書き込むためのデステージ操作を実行する場合、当該ログ領域３１１内を本来の書き込み先とするデータが格納されたキャッシュブロック（つまりログ領域相当のキャッシュブロック）がデステージ操作の対象となるのを抑制する。 - 特許庁 - To solve the problem that since it is impossible to use a write-back type cache for an external memory which has been backed up by a battery, it is difficult to achieve a high speed operation even by using the cache.
電池でバックアップされた外部メモリにはライトバック型のキャッシュを使用することができないため、キャッシュを用いても高速化することが困難であったという課題を解決する。 - 特許庁 - Further, each cache line comprises a tag indicating that a particular block of a main memory is currently stored in the cache line, and a valid bit indicating whether the stored data is valid.
さらに、各キャッシュラインは、主メモリの特定のブロックがキャッシュラインに現在格納されていることを示すタグと、格納されているデータが有効か否かを示す有効ビットとを含む。 - 特許庁 - To provide a method for using a cache memory to suppress the mishit of cache, and to quicken a response speed even in a real time processing system where frequent interruption processing is performed.
頻繁な割り込み処理が行われるリアルタイム処理系においても、キャッシュのミスヒットを抑制し、応答速度の高速化を図ることを可能とするキャッシュメモリの使用方法を提供する。 - 特許庁
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