「cache memory」を含む例文一覧(2237)
＜前へ 1 2 .... 21 22 23 24 25 26 27 28 29 .... 44 45 次へ＞- Interfaces are provided for controlling the use of the non-volatile memory as a write buffer and a read cache.
不揮発性メモリの書込みバッファおよび読取りキャッシュとしての使用を制御するためにインターフェースが設けられる。 - 特許庁 - The CPU 2 executes the relief program 15 loaded to the secondary cache 2b, and performs the defect relief of the memory 11.
ＣＰＵ２は、二次キャッシュ２ｂにロードされた救済プログラム１５を実行して、メモリ１１の不良救済を行う。 - 特許庁 - Accordingly the location of the data in either the processor cache or memory in the node (or in another node) having the processor issuing the request is identified.
また、データ要求に応答してメモリのアクセスを開始し、各ノード内の各プロセッサのプロセッサキャッシュをスヌープする。 - 特許庁 - To provide a compiler device for a computer system which improves the hit rate of a cache memory.
キャッシュメモリのヒット率を向上させることができるコンピュータシステム用のコンパイラ装置を提供することを目的とする。 - 特許庁 - Thus, at the time of cache flash, a main memory 501 simply performs burst write operation without read-modify-write operation.
これにより、キャッシュフラッシュ時にメインメモリ５０１がリード・モディファイ・ライト動作せずに単純にバーストライト動作するようになる。 - 特許庁 - To improve data access performance by effectively utilizing a cache memory, in a data storage system using a switch.
スイッチを用いたデータ記憶システムにおいて、キャッシュメモリを有効に活用してデータアクセス性能を向上することにある。 - 特許庁 - Each child dispatcher process is allocated its own dedicated cache memory for temporary storage of incoming image files.
各子ディスパッチャ・プロセスには、入ってくる画像ファイルの一時格納用のそれ自身の専用キャッシュ・メモリが割り振られる。 - 特許庁 - Otherwise, the cache is cleared when receiving a signal for notifying data transfer of a designated address from the local memory side.
または、ローカルメモリ側からの、指定されたアドレスのデータ転送を通知する信号を受信したときに、キャッシュをクリアする。 - 特許庁 - WIRED-OR TYPE PAGE BUFFER HAVING CACHE FUNCTION, NONVOLATILE SEMICONDUCTOR MEMORY DEVICE COMPRISING THE SAME AND ITS DRIVING METHOD
キャッシュ機能を有するワイアードオアタイプのページバッファとこれを含む不揮発性半導体メモリ装置、およびその駆動方法 - 特許庁 - Then, the buffer cache managing part 4 directly transfers the provided data to the memory area managed by the said user program.
そして、バッファキャッシュ管理部４は、得られたデータを前記ユーザプログラムの管理するメモリ領域へ直接に転送する。 - 特許庁 - The cache further includes provisions for determining when the data stored in a particular memory location may be replaced.
キャッシュは、特定の記憶位置に格納されたデータを置き換えることができる時点を判断するための備えをさらに含む。 - 特許庁 - Then the timbre parameters of a specified channel in the cache memory 32 are rewritten with the read-out timbre parameters.
そして、キャッシュメモリ３２における指定されたチャンネルにおける音色パラメータが読み出された音色パラメータで書き換えられる。 - 特許庁 - The control means 10 has all of the decoded images of the decoding cache memory 15 deleted at the start or end of the new scenario.
制御部１０は、新規シナリオの開始時又は終了時に、デコードキャッシュメモリ１５のデコード画像を全て削除させる。 - 特許庁 - To provide a structure and an operating method of a cache memory to permit speedup of access time while simplifying circuit structure.
回路構成を簡易化しながら，アクセスタイムの高速化が可能なキャッシュメモリの構造および動作方法を提供する。 - 特許庁 - The cache memory control circuit has a selecting part 42 that can select each way or two prescribed ways or more of a cache memory 16, having a plurality of ways in a prescribed order; a comparison part 33 for detecting a cache hit, each way; a control part 41 for stopping selecting each way or the two prescribed ways or more in the selecting part 42, when a cache hit is detected.
キャッシュメモリ制御回路は、複数のウェイを有するキャッシュメモリ１６の各ウェイをあるいは所定の２以上のウェイを、所定の順番で選択可能な選択部４２と、各ウェイにおけるキャッシュヒットを検出する比較部３３と、キャッシュヒットを検出すると、選択部４２における各ウェイあるいは所定の２以上のウェイの選択を停止させる制御部４１とを有する。 - 特許庁 - A DMA (direct memory access) controller for controlling data transfer in a microprocessor system including a cache function includes a transfer control means for performing transfer control based on the alignment information of a cache line size, so that loads for calculating a consistency cancel area by CPU calculation processing in order to hold the consistency of the cache memory and the memory device during DMA transfer can be eliminated.
キャッシュ機能を備えたマイクロプロセッサシステムにおけるデータ転送を制御するＤＭＡ（Direct Memory Access）コントローラであって、キャッシュラインサイズのアラインメント情報に基づく転送制御を行う転送制御手段を有するようにして、ＤＭＡ転送時、キャッシュメモリとメモリ装置との一貫性を保つために、一貫性棄権領域をＣＰＵによる計算処理によって算出する負荷を無くすことができるようにする。 - 特許庁 - High speed expansion and reduction conversion arithmetic circuits of a primitive pattern is constituted by using circuit structure for reading the texture pattern from a cache memory 2 by a texture address generation circuit 1 and loading applicable data from an external memory 3 when a cache mistake detection circuit 4 detects cache mistakes, and an interpolation circuit 4 by the bicubic function.
テキスチャーアドレス発生回路１で、テキスチャーパターンをキャシュメモリ２から読みだし、キャシュミス検出回路４がキャシュミスを検出すると外部メモリ３から該当データをロードするための回路構成と、双３次関数による補間回路４を用いて、原始パターンの高速拡大および縮小変換演算回路を構成する。 - 特許庁 - To solve the problems that instructions and data copied to a cache memory at the time of repetitive processing task execution are swept out from the cache memory at the time of successive processing task execution, a cache hit rate at the time of the next repetitive processing task execution lowers and overheads increase in the case of executing a successive processing task and a repetitive processing task in a single processor in a time division manner.
逐次処理タスクと繰返処理タスクを単一のプロセッサで時分割で実行する場合、繰返処理タスク実行時にキャッシュメモリに複写された命令及びデータが、逐次処理タスク実行時にキャッシュメモリから掃出され、次回の繰返処理タスク実行時のキャッシュヒット率が低下し、オーバーヘッドが増大する。 - 特許庁 - When a cache miss is caused in the cache memory, a disk array management table 107 is referred to and a port to which the secondary storage device corresponding to a logical volume in the packet is connected is specified to access the secondary storage device, and data sent from the secondary storage device are stored in the cache memory, and the data are transferred to the host computers through the switch.
キャッシュメモリでキャッシュミスが生じたときは、ディスクアレイ管理テーブル107を参照してパケット内の論理ボリュームに対応する２次記憶装置が接続されているポートを特定して２次記憶装置をアクセスし、２次記憶装置から送られてくるデータをキャッシュメモリに格納し、データをスイッチを介してホストコンピュータに転送する。 - 特許庁 - A client host 2 is provided with: a memory area 25 for data input/output; a memory area 25 for cache; a network file system 27 having a cache mechanism 24 for managing cache data so that they can be updated; and a file system 21 for a storage area network (SAN) for operating data reading/writing to the disk device through the SAN.
クライアントホスト２は、データの入出力用メモリ領域２５と、キャッシュ用メモリ領域２５と、キャッシュデータを更新可能に管理するキャッシュ機構２４を有するネットワークファイルシステム２７と、ストレージエリアネットワーク（ＳＡＮ）経由でディスク装置に対してデータの読み書きを行うＳＡＮ用ファイルシステム２１とを有する。 - 特許庁 - A cache management section 110 of an electronic mail server 100 discriminates whether or not electronic mail is accessed by an electronic device such as a client PC 130 or the like with high possibility from access histories stored in an access history section 108 by taking into account a characteristic access operation by users and manages a cache memory in a cache memory section 106.
電子メールサーバ１００のキャッシュ管理部１１０が、アクセス履歴部１０８の記憶するアクセス履歴から、ユーザの特徴的なアクセス操作を考慮して、クライアントＰＣ１３０等の電子機器がアクセスする可能性の高い電子メールであるかを判断し、キャッシュメモリ部１０６上のキャッシュメモリの管理を行う。 - 特許庁 - To conduct a cache tag test by designating nodes without acquiring wasteful memory resources, regarding a cache tag test method using an operating system in a system having a plurality of nodes including CPUs with cache tags and memory and having crossbars for interconnecting the plurality of nodes.
本発明はキャッシュタグを持つＣＰＵとメモリとを含むノードが複数個と，前記複数のノードを相互に接続するクロスバーを備えたシステムにおけるオペレーティングシステムによるキャッシュタグ試験方式に関し，無駄なメモリ資源の獲得をすることなく且つノードを指定してキャッシュタグ試験を実施することを目的とする。 - 特許庁 - The processing satellite web proxy cache subsystem for a satellite payload 106 is provided with an uplink demodulator/decoder 108 for recovering the resource information request from a satellite uplink, cache memory 210, proxy cache 118 provided with a processor 204, and switch 116 coupled to the uplink demodulator/decoder and the web proxy cache.
衛星ペイロード１０６のための処理用衛星プロキシ・キャッシュ・サブシステムは、衛星アップリンクからリソース情報要求を回復するアップリンク復調・復号器１０８と、キャッシュメモリ２１０、プロセッサ２０４を含むプロキシ・キャッシュ１１８と、アップリンク復調・復号器及びウェブ・プロキシ・キャッシュに結合されたスイッチ１１６とを備える。 - 特許庁 - Since the plurality of processing units configuring a multiprocessor system manage cache lines each of which is stored in the cache memory, status information 105 indicating with which processing unit the tag information composed of a partial bit field of main storage address information and the data of its cache line are shared is stored together with the cache line.
マルチプロセッサシステムを構成する複数のプロセッシングユニットは、キャッシュメモリに保持されるキャッシュラインを管理するため、主記憶アドレス情報の一部のビットフィールドからなるタグ情報、そのキャッシュラインのデータがどのプロセッシングユニットと共有されているかを示す状態情報をキャッシュラインと共に保持する。 - 特許庁 - A free space of the RAM is expanded by saving the storage information of the RAM in the cache memory and program development from the program memory to the RAM is made possible.
ＲＡＭの記憶情報をキャッシュメモリに待避することで、ＲＡＭの空き領域を拡大し、上記プログラムメモリからＲＡＭへのプログラム展開を可能とする。 - 特許庁 - To provide a method for generating an adequate parallel code from a source code to a computer system composed of a plurality of processors which share a cache memory or a main memory.
キャッシュメモリまたは主記憶を共有する複数のプロセッサから構成される計算機システムに対して、ソースコードより最適な並列コードを生成する方法を提供する。 - 特許庁 - Inside a first cache memory inside the first matching domain of the data processing system, a memory block is held in a storage position associated with an address tag and a matching state field.
データ処理システムの第１の整合ドメイン内の第１のキャッシュ・メモリ内において、アドレス・タグおよび整合状態フィールドに関連した記憶位置にメモリ・ブロックが保持される。 - 特許庁 - Through intelligent operation, the media program can start playing even before the media program has been substantially or completely loaded from disk storage into semiconductor memory (i.e., cache memory).
インテリジェント操作を通じて、メディアプログラムは、メディアプログラムがディスク記憶から半導体メモリ（すなわちキャッシュメモリ）内にロードが完了される前にさえ再生を開始することができる。 - 特許庁 - To provide a magnetic disk device capable of evading the delay of access time of data due to the capacity shortage of a buffer memory, by effectively utilizing the buffer memory in cache control.
キャッシュ制御において、バッファメモリを有効活用することにより、バッファメモリの容量不足によるデータのアクセス時間の遅延を回避できる磁気ディスク装置を提供する。 - 特許庁 - When a main memory is referenced from a channel, a pre-fetch operation is performed in parallel with the actual reference to the main memory, to register reference-target data into a cache in advance.
チャネルから主記憶を参照する場合に、実際の主記憶参照と並行してプリフェッチ動作を行い、参照の対象となるデータを先行してキャッシュに登録する。 - 特許庁 - An instruction group expressing the data transfer processing in the data cache 29 detected by the memory transfer routine detection circuit 12 is assigned to a memory transfer unit 27 to be executed.
メモリ転送ルーチン検出回路１２が検出したデータキャッシュ２９内でのデータ転送処理を表す命令群は、メモリ転送ユニット２７に割り当てて実行する。 - 特許庁 - To provide a semiconductor memory device or the like to effectively use a cache memory for a plurality of banks and reduce current consumption during self-refresh.
複数のバンクに付随するキャッシュメモリの有効活用とＰＡＳＲによるセルフリフレッシュ時の消費電流の低減を両立可能な半導体メモリ装置等を提供する。 - 特許庁 - To make reducible the power consumption and also to the delay time at the same time in the case of continuous access in a semiconductor memory device applied to a set associative cache memory.
セット・アソシアティブ形式のキャッシュメモリに適用される半導体記憶装置において、連続アクセス時に消費電力の低減と遅延時間の短縮を同時に可能にする。 - 特許庁 - To provide a method and device which can hold memory sequencing for interconnection based on cache coherence link from a view point of partial and non coherent memory access.
部分的且つ非コヒーレントなメモリアクセスの観点からキャッシュ・コヒーレンス・リンクに基づく相互接続においてメモリ順序付けを保つ方法及び装置を提供する。 - 特許庁 - To provide a semiconductor integrated circuit device incorporating a cache memory in which high integration, low power consumption, and high operation speed are realized and which comprises a memory circuit and a comparator circuit.
高集積化と低消費電力化及び高速化を実現した記憶と比較回路を含むキャッシュメモリを内蔵した半導体集積回路装置を提供する。 - 特許庁 - Whether branching processing exists or not is judged, and if branching processing exists, data required for the branching processing is fetched from the address of the main memory to the cache memory.
また、分岐処理があるか否かを判断し、分岐処理があった場合には、分岐処理で必要とされるデータをメインメモリのアドレスからキャッシュメモリに取り込むようにする。 - 特許庁 - All of a DRAM 11, a cache memory 12, a pixel processing unit 13, a comparison unit 14 and a serial access memory 15 are formed on one semiconductor board to form one chip.
ＤＲＡＭ１１、キャッシュメモリ１２、画素処理ユニット１３、比較ユニット１４およびシリアルアクセスメモリ１５をすべて１枚の半導体基板上に形成してワンチップ化する。 - 特許庁 - At the time of executing print operation, characters cached in the font cache memory is retrieved and the bit map of a hit character is copied, as it is, to a bit map memory thus enhancing the print speed.
印刷実行時、フォントキャッシュメモリ内にキャッシュされた文字を検索し、ヒットした文字のビットマップをそのままビットマップメモリへコピーして印刷速度を向上させる。 - 特許庁 - The system controller 203a then makes copy back to the update data on the cache line in the memory 204a, to which the instruction is issued, into a takeover buffer memory 214a.
続いて、システムコントローラ２０３ａは、コピーバックインバリデート指示が行われたキャッシュメモリ２０４ａにおけるキャッシュラインの更新データを引継ぎ用バッファメモリ２１４ａにコピーバックする。 - 特許庁 - To provide a device and a method, for efficiently arranging and retrieving data inside a memory space of a cache memory 124 or the like of a data storage array controller 108.
データ記憶アレイ・コントローラ（１０８）のキャッシュ・メモリ（１２４）などの、メモリ空間内でデータを効率的に配列し検索するための装置および方法を提供する。 - 特許庁 - An integrated device comprises: a cache for storing DMA data during a self-refreshing; and a memory control part for releasing self-refreshing of a memory by DMA transfer start information.
集積装置は、セルフリフレッシュ中はＤＭＡデータを格納するキャッシュと、ＤＭＡ転送開始情報によりメモリのセルフリフレッシュ解除を行うメモリ制御部とを含む。 - 特許庁 - This information processor is provided with a CPU 31; a main memory 40 for storing data; and a cache memory 33 for storing TAG data 33a and data units 33b corresponding to the data.
装置は、CPU３１と、データを記憶するメインメモリ４０と、前記データに対応するTAGデータ３３ａ及びデータ単位３３ｂを記憶するキャッシュメモリ３３とを有している。 - 特許庁 - To provide a semiconductor integrated circuit device suitable to be used as a high speed cache memory by reducing read-latency in a synchronous burst memory capable of performing address pipeline operation.
アドレスパイプライン動作が可能な同期型バーストメモリにおけるリード・レイテンシーを少なくし、高速のキャッシュメモリとして使用に適した半導体集積回路装置を提供すること。 - 特許庁 - If a jump instruction detection signal is turned to '1' (a jump instruction is decoded) when an instruction cache memory existence signal is '0' (there is no instruction cache memory), a clear signal is turned to '1' and an input pointer 5 and an output pointer 7 are cleared.
命令キャッシュメモリ有無信号＝０の場合（命令キャッシュメモリが存在しない場合）において、ジャンプ命令検出信号＝１となると（ジャンプ命令をデコードすると）、クリア信号＝１となり、入力ポインタ５及び出力ポインタ７がクリアされる。 - 特許庁 - To improve the writing performance of a disk array device equipped with a cache memory by enabling immediate data transmitted from a host computer in such a form that the data is added to a command to be directly written in the cache memory.
キャッシュメモリを備えたディスクアレイ装置において、ホストコンピュータからコマンドに付加された形式で送られてくるＩｍｍｅｄｉａｔｅ Ｄａｔａを直接キャッシュメモリに書き込めるようにすることにより、ディスクアレイ装置の書き込み性能を向上させる。 - 特許庁 - In copying the data in the certain area within the storage device to the plurality of areas, when original data for the copying are read to a cache memory, the data are processed to be copied to a plurality of copy destination areas on the cache memory in this single readout operation.
記憶装置内のある一つのエリアのデータを複数のエリアにコピーする場合、当該コピー元データをキャッシュメモリへ読み出したとき、この１回の読み出しにつきそのデータをキャッシュメモリ上の複数のコピー先エリアへコピー処理を実施する。 - 特許庁 - To adjust a relation between a command in a cache memory and that to be received later by using the locality of writing to a disk for efficiently transferring the command to the disk for improving throughput in a magnetic disk device having the cache memory.
キャッシュメモリーを有する磁気ディスク装置において、ディスクへの書き込みの局所性を利用して、キャッシュメモリーにあるコマンドと後に受け取るコマンドの関係を調整して、ディスクへのコマンド転送を効率よくおこなえるようにして、スループットを向上させる。 - 特許庁 - To efficiently transfer image data by cache control from an external memory to a moving image decoder or the like, by preventing image data needed to generate the image data to be output to the moving image decoder from being set as an image data to be removed in a cache memory.
動画デコーダに出力する画像データの生成に必要な画像データがキャッシュメモリにおいて追い出し対象となるのを回避し、外部メモリから動画デコーダ等へのキャッシュ制御による画像データの転送を効率的に実行する。 - 特許庁 - A controller 100 stores a moving image file of which the thumbnail images have been displayed once in an incorporated cache memory 101 in advance, and reads the moving image file from the cache memory 101 to be displayed when the thumbnail images of the moving image file are displayed again.
制御部１００は、一度サムネイルイメージを表示した動画ファイルについては、内蔵するキャッシュメモリ１０１に保存しておき、再びその動画ファイルのサムネイルイメージを表示する場合には、キャッシュメモリ１０１から読み出して表示する。 - 特許庁 - In the case of hot plug exchange, data stored on the cache or buffer being an exchange object member are temporarily saved on a main memory and after the exchange object member is exchanged, the data saved on the main memory are written back to the cache or the buffer being the exchange object member.
ホットプラグ交換時に、交換対象部材のキャッシュあるいはバッファに格納されているデータを、一時的にメインメモリに退避し、交換対象部材の交換後、メインメモリに退避したデータを交換対象部材のキャッシュあるいはバッファに書き戻す。 - 特許庁
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