「cache memory」を含む例文一覧(2237)
＜前へ 1 2 .... 25 26 27 28 29 30 31 32 33 .... 44 45 次へ＞- To cope with a program part with high locality of data reference and to simultaneously save power consumption of a cache memory when it is not used.
データ参照の局所性が高いプログラム部分に対処すると共に、キャッシュメモリ不使用時のキャッシュメモリ消費電力を節約する。 - 特許庁 - To enhance safety of write data not being lost before the data stored by a cache memory is written in a storage device.
キャッシュメモリに記憶されたデータが記憶装置に書き込まれる前に失われてしまうことがなく、書き込みデータの安全性を高める。 - 特許庁 - To each of sequential reading following the non-sequential reading, data of the read address of the sequential reading are outputted from the second cache memory circuit 280.
非順次リードに続く各順次リードに対して、第２のキャッシュ・メモリ回路２８０から該順次リードのリード・アドレスのデータを出力する。 - 特許庁 - A plurality of functions are arranged in a memory space so that the number of instruction cache conflicts is reduced on the basis of neighborhood weight information.
近傍重み情報に基づいて、命令キャッシュ競合回数が少なくなるように、複数の関数をメモリ空間に配置する。 - 特許庁 - To provide a cache memory system preventing wasteful data transfer originating from a store instruction of a write allocation system.
本発明は、ライトアロケート方式のストア命令における無駄なデータ転送をなくしたキャッシュメモリシステムを提供することを目的とする。 - 特許庁 - To prevent delay of data reading corresponding to a read request and to reduce a processing load of a processor controlling a cache memory.
リード要求に応じたデータの読み出しの遅延を抑制するとともに、キャッシュメモリを制御するプロセッサの処理負荷を軽減すること。 - 特許庁 - Print data cached in the receiving buffer cache area 23 is developed again in the image memory 3 or used directly in print operation.
尚、受信バッファ待避エリア２３に待避させた印刷データは再度画像メモリ３に展開され、又は直接印刷処理に使用される。 - 特許庁 - To provide a storage device capable of preventing a capacity of a cache memory from being used wastefully, while shortening a response time when a disk trouble occurs.
ディスク障害発生時の応答時間を短縮しつつ、キャッシュメモリの容量の浪費を防止するストレージ装置を提供する。 - 特許庁 - Furthermore, select information on a cache memory accessed in a source program can be described in the compiling process of a high-level language program.
また高級言語プログラムのコンパイル処理において、ソースプログラム内でアクセスするキャッシュメモリの選択情報を記述することもできる。 - 特許庁 - When and which TS packets among all TS packets should be stored to a memory 105 for external stream cache are determined on the basis of the input information.
入力した情報に基づき、TSパケットのうち、何時、どのTSパケットを外部ストリームキャッシュ用メモリ１０５に保存するか決定する。 - 特許庁 - When the player is positioned within the rank, the player of CP1 is accepted in the rank to update the storage content of the cache memory (step RK3).
そして、ランク内に入る場合には、ＣＰ のプレイヤを当該順位に入れて、キャッシュメモリの記憶内容を更新する（ステップＲＫ３）。 - 特許庁 - The first storage device holds cache resident information in the second storage device that is the external storage device in a shared memory.
第１ストレージ装置は、外部ストレージ装置である第２ストレージ装置におけるキャッシュ常駐化情報を共有メモリに保持しておく。 - 特許庁 - To attain data writing by data writing into a cache memory, after a change in a configuration, is performed according to the number of ways to be set.
設定されるウェイの数に応じて構成が変更された後のキャッシュメモリに対するデータの書き込みがデータの書き込みを実現する。 - 特許庁 - To ensure a high hit ratio even when a character code system is replaced during printing without requiring a large capacity cache memory.
大容量のキャッシュメモリを必要とすることなく、印刷中に文字コード体系が切り替わった場合でも高いヒット率を確保する。 - 特許庁 - To provide a multiport cache memory which reduces occurrence probability of bank contention occurred when a plurality of read processings are performed simultaneously.
複数の読み出し処理を同時に行う際に発生するバンク競合の発生確率を低減するマルチポートキャッシュメモリを提供する。 - 特許庁 - When the distribution ends, the information on the end of the distribution is received, and the content stored in the cache memory and the information storage database 26 is eliminated.
配信が終了するとその情報を受けて、キャッシュメモリおよび情報蓄積データベース26に蓄積されたコンテンツは削除される。 - 特許庁 - The data consistency determination unit 6 can also determine the consistency of the data on the basis of the data address written to the cache memory.
データ整合性判定部６は、キャッシュメモリに書き込まれたデータのアドレスに基づいて、データの整合性を判定することもできる。 - 特許庁 - Plural processors 1 and 2 equipped with each cache memory 11 and 12 constitute a multiprocessor system sharing a main storage 3 through a system bus 4.
各々キャッシュメモリ11,21 を備えた複数のプロセッサ1,2 は、システムバス４を介して主記憶３を共有するマルチプロセッサシステムを構成する。 - 特許庁 - To provide a structure for efficiently executing an interface with external equipment for a cache DRAM which incorporates a memory controller function.
メモリコントローラ機能を内蔵したキャッシュＤＲＡＭにおいて、外部とのインターフェイスを効率的に実行することが可能な構成を提供する。 - 特許庁 - To dynamically carry out switching between a write allocation system and a non-write allocation system, in a cache memory of a write back system for a vector processor.
ベクトルプロセッサ用のライトバック方式のキャッシュメモリにおいて、ライトアロケート方式と非ライトアロケート方式とを動的に切り替えること。 - 特許庁 - In each entry of a tag storage section 220 of the cache memory, "pending" 224 is stored in addition to a tag address 221, "valid" 222 and "dirty" 223.
キャッシュメモリのタグ記憶部２２０の各エントリにおいて、タグアドレス２２１、バリッド２２２、ダーティ２２３に加えて、保留中２２４を記憶する。 - 特許庁 - The disk controller 2 has: a cache memory 23 which caches writing data from the host 1 and read data from the HDD array 3; and a RAID controller 22 which monitors input/output data from the host 1 and transmission and reception of data between the cache memory 23 and the HDD array 3, and controls an electric power state of the cache memory 23 on the basis of the monitoring results.
このディスク制御装置２は、ホスト１からの書き込みデータ及びＨＤＤアレイ３からの読み出しデータをキャッシュするキャッシュ用メモリ２３と、ホスト１からのデータの入出力を監視すると共にキャッシュ用メモリ２３とＨＤＤアレイ３とのデータの送受信を監視し、当該監視結果に基づき、キャッシュ用メモリ２３の電力状態を制御するＲＡＩＤ制御部２２とを有する。 - 特許庁 - A virtual computer system which can simultaneously execute a plurality of operating systems on a real computer comprises: cache assignment means 11 for assigning main memory used for an inactive operating system to a cache area used for an active operating system; and main memory assignment means 12 for assigning a clean area of the cache area used for the active operating system to main memory of an operating system to be started.
仮想計算機システムは、実計算機で複数のオペレーティングシステムを同時実行可能な仮想計算機システムであって、停止したオペレーティングシステム用の主メモリを、稼働中のオペレーティングシステム用のキャッシュ領域に割り当てるキャッシュ割当手段１１と、稼働中のオペレーティングシステム用のキャッシュ領域におけるクリーン領域を、起動するオペレーティングシステムの主メモリに割り当てる主メモリ割当手段１２とを備える。 - 特許庁 - Besides, the CPU 7 has the functions of a disk analytic part 7a for analyzing the logical format of the disk and a cache setting part 7b for setting the segment of the cache memory on the basis of the logical format of the disk.
また、ＣＰＵ７は、ディスクの論理フォーマットを解析するディスク解析部７ａ及びディスクの論理フォーマットに基づいてキャッシュメモリのセグメントを設定するキャッシュ設定部７ｂという機能を有している。 - 特許庁 - An analysis device 20 collects sampling data D1, including the number of accesses and the number of cache misses obtained by sampling, while switching the sector configuration of a cache memory during execution of an application program 11 from a processor 10.
分析装置２０は、プロセッサ１０から、アプリケーションプログラム１１の実行中にキャッシュメモリのセクタ構成を切り替えながらサンプリングしたアクセス数やキャッシュミス数などを含むサンプリングデータＤ１を収集する。 - 特許庁 - A memory 15 with an access identification limiting circuit is formed while sealed to the outside and the special program for deciphering is stored in a special instruction cache area CS and a special data cache area DS.
外部に対して密封された状態でアクセス識別制限回路付きメモリ１５を形成しておき、復号化のための特別プログラムを特別命令キャッシュ領域ＣＳと特別データキャッシュ領域ＤＳに記憶させる。 - 特許庁 - When a replacement object way is selected according to the cache mistake according to following access to any region other than the address region, the way of the entry whose replacement protection bit L is valid is prevented from being selected so that the data on the cache memory can be protected from being replaced.
以降のアドレス領域外のアクセスによるキャッシュミスでリプレース対象ウェイを選択するときには、リプレース保護ビットＬが有効なエントリのウェイは選択されず、キャッシュメモリ上のデータをリプレースから保護される。 - 特許庁 - Then the data and the CRC code are transferred to respective devices in the order of the cache controller 122 → a cache memory 123 → the controller 122 → an HDD-IF 124 → an HDD 125 and CRC check is performed in each device.
以下、キャッシュコントローラ１２２→キャッシュメモリ１２３→キャッシュコントローラ１２２→ＨＤＤ−ＩＦ１２４→ＨＤＤ１２５の順に、データ及びＣＲＣ符号が各デバイス間を転送され、その都度各デバイスでＣＲＣチェックが行われる。 - 特許庁 - The designated cache line can directly be selected by the decoded base register offset bits, whereby the need for the addition and the decoding of the base register offset bits at each access to a cache memory is negated.
復号ベースレジスタオフセットビットによって、指定されたキャッシュラインを直接選択することが可能となり、これによって、キャッシュメモリにアクセスするたびにベースレジスタオフセットビットの加算および復号を行う必要を排除する。 - 特許庁 - A plurality of host computers 101 and 102 and secondary storage devices 110 and 120 are connected with one another through a switch 103, and a cache memory 107 having a cache controller 104 common to the secondary storage devices is connected to the switch in parallel with the second storage devices.
複数のホストコンピュータ101,102と２次記憶装置110,120はスイッチ103を介して接続され、２次記憶装置に共通のキャッシュコントローラ104を備えるキャッシュメモリ107が２次記憶装置と並列にスイッチに接続される。 - 特許庁 - A cache controller is provided with a way control part correspondingly to each way of a cache memory, and each way control part is provided with an access cycle storage part 151, a count value storage part 152 and a counter part 153 correspondingly to each entry in the way.
キャッシュメモリのウェイ毎に対応してウェイ制御部を設け、各ウェイ制御部には、ウェイ内の各エントリに対応してアクセスサイクル数保持部１５１、カウント値保持部１５２及びカウンタ部１５３を設ける。 - 特許庁 - A selectively allocated instruction is given to an instruction set so that software can make the line of the locked cache part correspond to an external memory area, and the locked cache part can completely be under the management of the software.
命令セットには、ソフトウェアがロックド・キャッシュ部分のラインを外部メモリ領域に対応するよう選択的に割り当てる命令が与えられ、ロックド・キャッシュ部分を完全にソフトウェア管理下におくことができる。 - 特許庁 - The multiprocessor system comprises: the plurality of cache memories corresponding to the plurality of processor cores, respectively; and a direct memory access control means for directly controlling data transfer between the plurality of cache memories.
本発明のマルチプロセッサシステムは、複数のプロセッサコアにそれぞれ対応する複数のキャッシュメモリと、その複数のキャッシュメモリ相互間での直接データ転送を制御する直接メモリアクセス制御手段とを備える。 - 特許庁 - An optimum system in the memory interleaving systems of plural cache rows interleaving(MCI), cache effect interleaving(CEI) and DRAM page interleaving(DPI) is allocated to respective bank bits based on the number of bank bits.
バンク・ビットの数に基づいて複数キャッシュ行インターリービング(ＭＣＩ)、キャッシュ効果インターリービング(ＣＥＩ)およびＤＲＡＭページ・インターリービング(ＤＰＩ)というメモリ・インターリービング方式のいずれか最適方式を各バンク・ビットに割り当てる。 - 特許庁 - The cache line data to be stored are stored in a register before writing the storage data, and the storage data are written in a cache memory, and the register storage content and the store data are merged, and an error correction code is generated with respect to the merge result.
ストアデータの書き込みに先立ってストア対象キャッシュラインデータをレジスタに格納し、ストアデータをキャッシュメモリに書き込み、レジスタ格納内容とストアデータとをマージし、そのマージ結果に対してエラー訂正コードを生成する。 - 特許庁 - When look-up table (LUT) data on a memory are cached by a cache mechanism to execute the data conversion of input data, a hit rate of the input data is determined based on the validity of the data which are cached by the cache mechanism.
キャッシュ機構によりメモリ上のルックアップテーブル（ＬＵＴ）データをキャッシュし、入力データのデータ変換を行う際に、キャッシュ機構によりキャッシュしたデータの有効性に基づいて入力データのヒット率を判定する。 - 特許庁 - In a digital camera 1, it is selected whether to use a removable memory card loaded in a printer 3 as a storage for saving image data or as a cache memory for storing image data temporarily, and information showing the selection result is transmitted to the printer, so that, the memory card in the printer 3 can be used as a storage or cache memory for the digital camera 1.
デジタルカメラ１から、プリンタ３に装着されている着脱可能なメモリカードを画像データを保存するためのストレージとして使用するか、或は画像データを一時的に格納するためのキャッシュメモリとして使用するかを選択し、その選択した結果を示す情報をプリンタに送信して、プリンタ３のメモリカードをデジタルカメラ１により、ストレージ或はキャッシュメモリとして使用できるようにする。 - 特許庁 - In the information processor including an external memory M3 such as DRAM, a second memory M2 smaller in power consumption in access than the external memory M3 is provided, and cache data of M3 and saving data are stored to M2.
ＤＲＡＭなどの外部メモリＭ３を含む情報処理装置において、外部メモリＭ３よりもアクセス時の消費電力が小さい第２メモリＭ２を設け、このＭ２に対して、Ｍ３のキャッシュデータの記憶と救済データの記憶を行う。 - 特許庁 - To perform the read or write of data by one memory access in a microprocessor or the like having a cache memory or memory even when addresses are not neatly arranged according to the size of the designated data in the read or write of the data.
キャッシュメモリやメモリを有するマイクロプロセッサ等において、データの読み出しまたは書き込み時に指定されたデータのサイズに応じてアドレスが整列していない場合でも、１回のメモリアクセスでデータの読み出しまたは書き込みをおこなうこと。 - 特許庁 - To advance an efficient data processing by sufficiently displaying the function of a cache memory irrelevantly to the properties of memory access by an application program running on a decentralized common memory type parallel computer system.
分散共有メモリ型の並列計算機システムにおいて動作させているアプリケーションプログラムのメモリアクセスの性質に左右されることなく、キャッシュメモリの機能を充分に発揮させ、効率的なデータ処理を進めることができるようにする。 - 特許庁 - A local snoop control unit 32 locks an address by registering a destination address into an address lock control part 33, and makes a memory access processing part 36 execute memory access, when the destination of a request is a local memory unit even for the case of a cache mistake.
ローカルスヌープ制御部３２は、キャッシュミスケースであってもリクエストの宛先がローカルの記憶装置である場合には、宛先アドレスをアドレスロック制御部３３に登録してアドレスをロックし、メモリアクセス処理部３６にメモリアクセスを実行させる。 - 特許庁 - Data corresponding to an address of write data is searched on the volatile memory 103, and when the address is present, the write data is stored in the nonvolatile memory 102 after invalidation of read data (or disposal of the cache of the address on the volatile memory) is performed.
ライトデータのアドレスに相当するデータを揮発メモリ１０３上で検索し、存在する場合はリードデータの無効化（即ち、揮発メモリ上の、該当アドレスのキャッシュの廃棄）を行った上で、不揮発メモリ１０２にライトデータを格納する。 - 特許庁 - When access from a host computer 10 is performed during the back-up processing of data held in a magnetic disk 3, the newer data of the magnetic disk 3 or a cache memory 4 are transmitted in response to a request for reading data, and the data are temporarily held in the cache memory 4 in response to a request for writing data.
磁気ディスク３に保持されているデータをバックアップ処理中に、ホスト計算機１０からアクセスがあった場合、読み出し要求に対しては、磁気ディスク３もしくはキャッシュメモリ４のうち新しいデータを送信し、書込み要求に対してはキャッシュメモリ４に一時保持する。 - 特許庁 - When information to be read from the disk are temporarily stored in a cache memory in response to a plurality of times of reading requests to the cache memory, separated situations in the disk among the plurality of pieces of information to be read from the disk in response to the requests are detected.
キャッシュメモリ側に対しての複数回の読出要求に対応して、ディスクから読み出される情報をキャッシュメモリに一時記憶させる際に、その複数の要求に応じてディスクから読み出すべき複数の情報間のディスク上での離間状況を検出する。 - 特許庁 - In one of the preferred implementations, it further contains a processor (P), which requests a single line in the line group and, in case the line does not exist in the cache memory and more than two lines in the line group are not possessed, copies the lines of more than two into the cache memory.
好ましい態様によれば、プロセッサ（Ｐ）をさらに含み、プロセッサがライン・グループ内の単一のラインを要求し、そのラインがキャッシュ・メモリ内に存在せず、そのライン・グループ内の２つ以上のラインが所有されていない場合に、その２つ以上のラインをキャッシュ・メモリにコピーする。 - 特許庁 - This method comprises a process for offering a first data structure to the first part of the cache memory and a process for offering a second data structure to the second part of the cache memory, and the access to the first part includes the access to the first data structure, and the access to the second part includes the access to the second structure.
キャッシュメモリの第１の部分に第１のデータ構造を提供する工程と、キャッシュメモリの第２の部分に第２のデータ構造を提供する工程とを含み、第１の部分へのアクセスは第１のデータ構造へのアクセスを含み、第２の部分へのアクセスは第２の構造へのアクセスを含む。 - 特許庁 - When there is the data read demand from a host device 3, a cache memory managing means 13 discriminates the presence/absence of requested data in a cache memory 12 and when the data do not exist, a demand/ data control means 11 dispatches the data read demand to a demand preparing means 14.
ホスト装置３からデータ読込み要求があると、キャッシュメモリ管理手段１３がキャッシュメモリ１２に要求されたデータが存在するか否かを判定し、データが存在しなければ、要求／データ制御手段１１が要求作成手段１４にデータ読込み要求を渡す。 - 特許庁 - To provide a web content management device and its method capable of deleting Web contents from a cache memory part such as to suppress deletion of web contents relatively frequently accessed from the cache memory part earlier than web contents relatively infrequently accessed, without generating an access log.
アクセスログを生成することなく、相対的にアクセス頻度が高いＷｅｂコンテンツが相対的にアクセス頻度が低いＷｅｂコンテンツに比べてキャッシュ記憶部から早く削除されるのを抑制するように、キャッシュ記憶部からＷｅｂコンテンツを削除することができるＷｅｂコンテンツ管理装置及びその方法を提供する。 - 特許庁 - A variable printing control apparatus receives the streamed variable print data to rasterize the concerned object, stores the rasterized data of the reusable object to a cache memory so as to create image data for each page, and at the same time, deletes the reusable object designated by the identifier from the cache memory.
バリアブル印刷制御装置では、ストリーム化されたバリアブル印刷データを受信し、オブジェクトをラスタライズし、再利用オブジェクトのラスタライズデータをキャッシュに保存してページ毎のイメージデータを作成すると共に、識別子で指定された再利用オブジェクトをキャッシュから消去する。 - 特許庁 - The data processing means 211 stores the division data into the cache memory 212, in response to a time required for reading out the division data read out from the storage means 210, and restores the data, using the division data stored in the cache memory 212.
そして、上記データ処理手段２１１は、上記記憶手段２１０から読み出した分割データの読み出しにかかった時間に応じて、当該分割データを上記キャッシュメモリ２１２に格納すると共に、当該キャッシュメモリ２１２に格納された分割データを用いてデータの復元を行う。 - 特許庁
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