「cache memory」を含む例文一覧(2237)
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参照値と一致するデータについてはキャッシュメモリ１４に格納せず、そのデータが格納されていないことを示す情報を管理テーブル２５に登録する。 - 特許庁 - The cache blocks 42 are loaded into a local memory 16 in the units and sequentially stored in first to nth banks 30a to 30n that are partitions of the storage area.
ローカルメモリ１６にはキャッシュブロック４２単位でロードを行い、格納領域の区画である第１バンク３０ａ〜第ｎバンク３０ｎに順次格納する。 - 特許庁 - To provide an image decoding apparatus which performs various signal processing by parallelizing in decoding image data while suppressing an increase in usage of cache memory.
画像データを復号する際の各種信号処理を、キャッシュメモリの使用量が増大するのを抑えつつ並列化して行う画像復号装置を提供すること。 - 特許庁 - When the display device reads encrypted write data from a write data storage area (SA5), the display device decrypts the write data and expands the data in a cache memory (SA6).
表示装置は、書込データ記憶領域から符号化された書込データを読み出すと（ＳＡ５）、これを復号化してキャッシュメモリーに展開する（ＳＡ６）。 - 特許庁 - The control part 102 reads at least the AV data or the map data required to start the electronic apparatus 100 from the cache memory 105 and processes it.
更に、制御部１０２は、電子装置１００の起動に必要なＡＶデータ及び地図データの少なくとも一方をキャッシュメモリ１０５から読み出し、処理する。 - 特許庁 - To accumulate trace data of large capacity by storing trace data in a buffer (cache memory) or a designated storage device in a storage controller.
トレースデータを記憶制御装置内のバッファ(キャッシュメモリ)あるいは指定した記憶装置に格納することにより、大容量のトレースデータを蓄積出来る様にする。 - 特許庁 - When there is no tag, a prepared data address of a tag of the last LRU on the cache memory is transferred to the CPU and its circumference in a step 102.
タグがなかった場合、ステップ１０２にて事前に用意されている最終ＬＲＵのタグのキャッシュメモリ上のデータアドレスをＣＰＵとその周辺へ渡す。 - 特許庁 - METHOD FOR REDUCING STANDBY ELECTRICITY OF INTEGRATED CIRCUIT DEVICE, METHOD FOR OPERATING MEMORY ARRAY WITH CACHE OF INTEGRATED CIRCUIT, AND INTEGRATED CIRCUIT DEVICE
集積回路装置における待機電力を低減させる方法、集積回路のキャッシュ付きメモリアレイを動作させる方法、および集積回路装置 - 特許庁 - The cache memory processes each store request, according to one of the write allocation system and the non-write allocation system assigned by the allocation control signal.
キャッシュメモリは、ライトアロケート方式と非ライトアロケート方式のうちアロケート制御信号で指定される一方に従って、各々のストアリクエストを処理する。 - 特許庁 - To provide a dispersed and shared memory type multi-processor system capable of improving the performance of the whole system by reducing the load on a bus and increasing the hit rate of a cache.
バスへの負荷を減らし、キャッシュのヒット率を上げてシステム全体の性能を向上可能な分散共有メモリ型マルチプロセッサシステムを提供する。 - 特許庁 - The intelligent filter is used to collate the pages being broadcast with specific web pages and matched web pages are stored in a cache memory for later use by the viewer.
このインテリジェントフィルタは、放送されているページを特定のウェブページと照合し、一致したウェブページは、視聴者が後で使用するキャッシュメモリに格納される。 - 特許庁 - To provide a central processing unit and a microcomputer capable of detecting a trouble of a cache memory by continuous access based on an internal clock.
内部クロックに基づいた連続アクセスによるキャッシュメモリの不具合を検出することができる中央演算処理装置及びマイクロコンピュータを提供すること - 特許庁 - A control means 4 in the video writer 1 transmits the index data on a cache memory 6 to the video reader 20 according to the reading request.
映像書き込み装置１内の制御手段４は、この読み出し要求に応じて、キャッシュメモリ６上のインデックスデータを映像読み出し装置２０に送る。 - 特許庁 - The image data stored in the cache memory are converted into print data that the printer 2 can recognize each time they are printed, and printed by a print part.
キャッシュメモリに記憶された画像データは印刷を行うごとに、プリンタ２が認識可能な印刷データに変換され印刷部により印刷が実行される。 - 特許庁 - When data write instruction is executed in the write-flash mode, an entry of a cache memory 20 wherein written data has been stored is released.
また、ライトフラッシュモードによってデータの書き込み命令を実行した場合、書き込まれたデータが記憶されていたキャッシュメモリ２０のエントリが開放される。 - 特許庁 - At the time of display, the common image and one of the unique images to be displayed are read out from the cache memory area 23a and combined to generate the page image.
表示の際には、キャッシュメモリ領域２３ａから読み出した共通画像と表示すべき固有画像とを合成してページ画像を生成する。 - 特許庁 - In the case where the determined TS packets are obtained at the predetermined time, the TS packets obtained are stored to the memory 105 for external stream cache in the predetermined sequence.
決定した時間において、決定したTSパケットを取得した場合、取得したTSパケットを、所定の順序で外部ストリームキャッシュ用メモリ１０５に保存する。 - 特許庁 - To provide a semi-conductor integrated circuit in which either a higher speed or a low power consumption of a cache memory is preferential can be selected at need.
必要に応じてキャッシュメモリの動作の高速化と低消費電力の何れを優先させるかを選択可能な半導体集積回路を提供する。 - 特許庁 - To provide a cache memory allowing to eliminate the need for a new table, retain high-speed performance of operation, and reduce power consumption caused by a leakage current.
新たなテーブルを必要とすることなく、動作の高速性の維持と、リーク電流による電力消費の削減を可能としたキャッシュメモリを提供する。 - 特許庁 - Then, a console window for input of information is displayed as well as the thumb nail image stored in the cache memory in a view window (picture 2).
続いて、ビューウィンドウに上記キャッシュメモリに保存したサムネイル画像とともに、情報の入力を行うためのコンソールウィンドウを表示する（画面２）。 - 特許庁 - To provide a system that allows a speedup access to an external memory which takes much time, uses an internal cache, copes with six tetrahedrons, and enhances a hit rate.
時間のかかる外部メモリへのアクセスを高速化し、内部キャッシュを用い、６つの４面体に対応でき、ヒット率を向上させるデータ変換を提供する。 - 特許庁 - To provide a storage unit capable of suppressing increase of the load of a disk unit when writing back update records updated on a cache memory to the disk unit.
キャッシュメモリ上で更新された更新レコードをディスク装置に書き戻す際のディスク装置の負荷の増大を抑制するストレージ装置を提供する。 - 特許庁 - To reduce the number of times of access for recording medium by controlling data development for a cache memory when content data of a plurality of kinds different in format.
フォーマットの異なる複数種類のコンテンツデータを扱うときキャッシュメモリリへのデータ展開を制御し記録媒体へのアクセス回数を低減する。 - 特許庁 - A two-dimensional texture cache 400 is commonly used from a plurality of texture units 620 to 6n0, and a portion of the texture data of a main memory 10 is stored.
２次テクスチャキャッシュ４００は、複数のテクスチャユニット６２０〜６ｎ０から共通して利用され、メインメモリ１０のテクスチャデータの一部を記憶する。 - 特許庁 - To reduce the hardware scale and power consumption of a vector processor by sharing a cache memory as a vector load buffer (VLDB).
キャッシュメモリをベクトルロードバッファ（ＶＬＤＢ）としても利用できるようにすることにより、ベクトル処理装置のハードウェア量および消費電力を低減させる。 - 特許庁 - Access to the hard disk with a high rate of failure is restricted by means of a cache memory 12 to ease the load on the hard disk.
障害発生率が高いハードディスクに対しては、キャッシュメモリ１２を利用してアクセスを制限することにより、そのハードディスクへの負荷を軽減する。 - 特許庁 - The RKM determines whether or not the rank of the player of CP1 based on the game result is within the rank from the top to the 100th ranking copied in a cache memory.
ＲＫＭは、ゲーム結果に基づくＣＰ のプレイヤのランクが、キャッシュメモリにコピーにした最高位から１００位までのランク内に入るか否かを判断する。 - 特許庁 - An access path 10 shared by a host interface part 4 or a disk interface part 6 in order to access the cache memory part 7 is constituted of the full duplex path.
ホストインターフェース部４又はディスクインターフェース部６がキャッシュメモリ部７をアクセスする為に共有するアクセスパス１０を全二重パスで構成する。 - 特許庁 - To provide a storage subsystem in which write processing from a cache memory to a plurality of types of storage devices is not delayed even when a plurality of types of storage devices are provided.
複数の種類の記憶デバイスを備えても、キャッシュメモリから複数の種類の記憶デバイスへのライト処理が停滞しないストレージサブシステムを提供する。 - 特許庁 - By omitting totaling processing of the snoop results when possible by use of the information of the cache copy tag of its own node, the memory access latency is shortened.
自ノードのキャッシュコピータグの情報を使って可能な場合にはスヌープ結果の集計処理を省略することでメモリアクセスレイテンシの短縮を図る。 - 特許庁 - A cache control unit 400 assigns input selectors 200-230 so that data of the buffer memories used is cached by at least one of the memory units.
キャッシュ制御ユニット４００は、使用されるバッファメモリのデータが少なくとも一つのメモリユニットでキャッシュされるよう、インプットセレクタ２００〜２３０を割り当てる。 - 特許庁 - To provide an information processing apparatus achieving efficient data access when including a nonvolatile semiconductor memory as a cache.
不揮発性半導体メモリをキャッシュとして内蔵する場合におけるデータアクセスを効率的に行うことを実現した情報処理装置を提供する。 - 特許庁 - When flash is instructed, the modified cache data are all copied back to a main memory based on the tag addresses and modify information stored in the tag storing part.
フラッシュが指示されると、タグ記憶部に記憶されるタグアドレス及びモディファイ情報を基にモディファイされているキャッシュデータをすべてメインメモリにコピーバックする。 - 特許庁 - A bus mechanism connected with the memory system with a transaction as a base is provided with a cache coherency transaction defined in the transaction set.
トランズアクションをベースとしてバスメカニズムがメモリシステムへ結合しており且つそのトランズアクションセット内に定義されたキャッシュコヒーレンシィトランズアクションを有している。 - 特許庁 - An inverse quantization processing section 32 applies inverse quantization processing to intra macro block of the image data to which the variable length decoding is applied and the result is stored in a cache memory 7.
可変長復号処理された画像データのうち、イントラマクロブロックは、逆量子化部３２において、逆量子化されキャッシュメモリ７に格納される。 - 特許庁 - When data is required, whether or not the required data exists in the cache memory 120 is confirmed by referring to the storage area display register 110.
データを必要とする場合は，格納領域表示レジスタ１１０を参照して，必要とするデータがキャッシュメモリ１２０に存在するか否かを確かめる。 - 特許庁 - If the data is required to be renewed and read out again, the processor 33 reads out the data from the server 1 and accumulates the data in the cache memory 32.
更新されてサーバ１から再読出しが必要であれば、プロセッサ３３はサーバ１からデータを読出し、そのデータをキャッシュメモリ３２に蓄積する。 - 特許庁 - The two memory access problem can be solved by the use of a special fast-lookup hardware cache called associative registers or translation look-aside buffers (TLBs).
2つのメモリのアクセス問題は,連想レジスタまたは変換ルックアサイド・バッファ(TLBs)と呼ばれる特殊な高速検索ハードウェア・キャッシュを使うことによって解決できる． - コンピューター用語辞典 - To attain the high speed acquisition of an arithmetic result by storing the arithmetic result obtained by executing an arithmetic operation in an arithmetic result memory which is different from a cache.
演算を実行した演算結果をキャッシュとは別の演算結果メモリに格納しておくことにより、演算結果の取得を高速にする。 - 特許庁 - To provide a storage system for facilitating duplication to raise reliability without enlarging a cache memory so much even when multiple host computers are connected, while increasing the speed of an operation viewed from the host computers.
ストレージシステムの動作を高速化しながら、多数のホスト計算機を接続してもキャッシュメモリをあまり大きくせず、データ２重化を容易にすること。 - 特許庁 - To provide a plotting device which speedily accesses a VRAM by using the cache memory of a copy back and makes a normal display.
ＶＲＡＭをコピーバックのキャッシュメモリを使用して高速にアクセスし、かつ、正常な表示を行わせる描画装置を提供することを目的とする。 - 特許庁 - Memory information of a partial level of a plurality of levels of a first plane directory cache is swept out in response to an instruction to degrade a plane (step S11).
プレーンをデグレードする指示に応答して、第１のプレーンのディレクトリキャッシュの複数のレベルの一部のレベルの記憶情報を掃き出す（ステップＳ１１）。 - 特許庁 - To detect a bit error in a reference history without adding redundancy bit to the reference history in a cache memory device of Nway set associative system.
Ｎウェイ・セット・アソシアティブ方式のキャッシュメモリ装置において、参照履歴に冗長ビットを付加することなく、参照履歴のビットエラーを検出する。 - 特許庁 - In a cache memory, when column address signals CA0-CAn specifying a defective column of a tag memory 1 are inputted, a control circuit 5 non-activates the tag memory 1, while controls a switching circuit 4, and couples a spare data input/output terminal SDQ2 of a data memory to a data bus DB1 between the tag memory 1 and a logic circuit 3.
キャッシュメモリにおいて、制御回路５は、タグメモリ１の不良列を指定する列アドレス信号ＣＡ０〜ＣＡｎが入力された場合は、たとえばタグメモリ１を非活性化させるとともに切換回路４を制御して、データメモリのスペアデータ入出力端子ＳＤＱ２をタグメモリ１とロジック回路３の間のデータバスＤＢ１に結合させる。 - 特許庁 - A plurality of host adapters (upper interfaces) 1 to be connected with an host CPU, a plurality of disk adapters (interfaces on the side of the storage device) 2 to be connected with an array disk 5, and a cache memory 3 for temporary storage to be shared by these adapters, are installed attachably and detachably on a common bus 4 shared by these adapters and the cache memory.
上位ＣＰＵと接続される複数のホストアダプタ（上位側インタフェース）１と、アレイディスク５と接続される複数のディスクアダプタ（記憶装置側インタフェース）２と、これらのアダプタに共用される一時記憶用キャッシュメモリ３とは、これらアダプタ及びキャッシュメモリに共用されるコモンバス４上に挿抜自在に取り付けられる。 - 特許庁 - When data recording processing is executed, flash cache request output and reception of a response for confirming presence of data which is already stored in a cache memory on the HDD side, however, not yet recorded to a disk itself are executed and the data already recorded in the disk is erased from a memory on the device side on condition of reception of the response.
データ記録処理実行時に、ＨＤＤ側のキャッシュメモリに格納済みであるがディスク自体に対する記録が済んでいないデータの有無を確認するフラッシュキュッシュ要求出力および応答受信を実行し、応答受信を条件としてディスク記録済みデータを装置側メモリから消去する。 - 特許庁 - This method comprises for offering a first mechanism capable of performing exclusive access to the first part of a cache memory and a process for offering a second mechanism capable of performing exclusive access to the second part of the cache memory, and the exclusive access to the first pat is made independent of the exclusive access to the second part.
キャッシュメモリの第１の部分への排他的アクセスを可能とする第１の機構を提供する工程と、キャッシュメモリの第２の部分への排他的アクセスを可能とする第２の機構を提供する工程と、を有し、第１の部分への排他的アクセスは第２の部分への排他的アクセスと独立である。 - 特許庁 - When write transfer or read transfer to the cache memory 6 except for write transfer from the CPU 5 to the cache memory 6 is generated, the monitor 9 compares the address and data running to the first and the second bus with the address and data stored in the table 91, and determines the matching/mismatching in real time.
モニタ部９は、ＣＰＵ５からキャッシュメモリ６への書き込み転送以外であって、キャッシュメモリ６に対するライト転送又はリード転送が発生した場合に、第１又は第２バスに流れるアドレス及びデータと、テーブル９１に格納されたアドレス及びデータと比較し、その一致・不一致をリアルタイムで判定する。 - 特許庁 - A removable disk RD is attachably and detachably connected to a computer PC which can be selectively operated in a first operation mode in which data temporarily stored in a cache memory 91 are transferred to an external storage area and a second operation mode in which data are transferred to the storage area without being temporarily stored in the cache memory 91.
リムーバブルディスクＲＤは、キャッシュメモリ９１に一時的に保持させたデータを外部の記憶領域に転送する第１動作モード又はキャッシュメモリ９１で一時的にデータを保持せずにデータを前記記憶領域に転送する第２動作モードで選択的に動作可能なコンピュータＰＣに着脱可能に接続される。 - 特許庁 - A video cache memory provided in a set-top box in a client stores once video contents downloaded from a video contents sales/rental server, the video contents are reproduced from the video cache memory in real time during viewing of the video contents, and a royalty processor automatically executes collection and payment of the copyright fee.
映像コンテンツ販売・レンタルサーバからダウンロードされる映像コンテンツはいったんクライアント内のセット・トップ・ボックスに具備される映像キャッシュメモリに記憶され、当該映像コンテンツ視聴時に映像キャッシュメモリから実時間再生されるとともに、ロイヤリティプロセッサにより著作権料の徴収及び支払いが自動的に実行される。 - 特許庁
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