「cache memory」を含む例文一覧(2237)
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本発明によるコンピュータシステムは、キャッシュに所定のＴＢＣ（Thread Binary Compiler）をローディング、メインメモリにローディングされたプログラムをキャッシュにローディングする度に、所定のＴＢＣによるプログラムのリコンパイリングを通じてプログラムが多数のスレッドに分散されるリコンパイルドプログラムにローディングされるようにダイナミックに制御する。 - 特許庁 - When prediction information is stored in memory hierarchy at plural levels including low level and high level prediction caches and a predicted information value is fetched from the low level prediction cache and when no predicted information value is stored there, the predicted information value is fetched from the high level prediction cache.
低レベルおよび高レベル予測キャッシュを含む複数レベルのメモリ階層に予測情報を記憶し、低レベル予測キャッシュから予測情報値をフェッチする際、その予測情報値がそこに記憶されていない場合は、高レベル予測キャッシュからその予測情報値をフェッチする。 - 特許庁 - To prevent the deterioration of actual performance due to the generation of a request for invalidating cache by preventing the false sharing, wherein different processors update the values of arrayed elements included in the same cache line at the time of the conventional loop scheduling for parallel executing compilers for a shared memory type parallel computer.
共有メモリ型並列計算機向けの並列化コンパイラにおける従来のループスケジューリングでは、異なるプロセッサが同一のキャッシュラインに含まれる配列要素の値を更新するフォールスシェアリングが起こり、キャッシュの無効化要求が発生して実行性能が低下する。 - 特許庁 - When a free space is not enough even by this, image data of all document elements lower in cache priority than the document element of the request object and not currently used by any of data processing apparatuses is evicted from the cache memory 140, whereby the free space is enlarged.
これでも空き容量が足りない場合は、その要求の対象の文書要素よりもキャッシュ優先度が低く且ついずれのデータ処理装置からも使用中でないすべての文書要素の画像データをキャッシュメモリ１４０から追い出すことで空き容量を増大させる。 - 特許庁 - A cache controller 121 sets, each time power supply capacity information is obtained, a size of a permitted area in which the writing of dirty data is permitted and a size of an inhibited area in which the writing of the dirty data is inhibited in a cache memory 13, according to the power supply capacity information.
キャッシュコントローラ１２１が、電力供給能力情報の取得の都度に、電力供給能力情報に応じて、キャッシュメモリ１３における、ダーティデータの書き込みが許容された許容領域のサイズと、ダーティデータの書き込みが禁止された禁止領域のサイズとを定める。 - 特許庁 - A cache memory includes a selector circuit for invalidating (fixed to 0 or 1) the MSB in the Index bit of an address for cache access, invalidates the MSB in the Index bit for entering highly reliable mode, and uses only the fist half line of a Tag array to be referred to by the index bit.
キャッシュアクセスのためのアドレスのＩｎｄｅｘビットのＭＳＢを無効（０固定もしくは１固定）にするためのセレクタ回路を備え、高信頼性モードへの切替のため、ＩｎｄｅｘビットのＭＳＢを無効にし、Ｉｎｄｅｘビットが参照するＴａｇアレイの前半ラインのみ使用する。 - 特許庁 - This system is provided with a request outstanding buffer(ROB) for recording the data request, a remote access cache(RAC) for caching the result of a preceding memory request to a request node and a directory (20) for recording the whole state of a cache line inside the system.
上記システムは、データ要求を記録するための要求未了バッファ（ＲＯＢ）と、要求ノードに対し先行するメモリ要求の結果をキャッシュするための遠隔アクセスキャッシュ（ＲＡＣ）と、システム内のキャッシュラインの全域的ステートを記録するためのディレクトリ（２０）とを含んでなる。 - 特許庁 - When a prefetch part prefetching an instruction code constituting the task before starting task execution based on the task management table is installed, cache mis-hit can be reduced since an instruction code of a new task is fetched in a cache memory when the new task is executed.
そして、タスク管理テーブルに基づいて、タスクの実行開始までにタスクを構成する命令コードをプリフェッチするプリフェッチ部を備えることで、新たなタスクが実行状態になったときに、そのタスクの命令コードがキャッシュメモリ上に取り込まれていることになるため、キャッシュミスヒットを減らすことができる。 - 特許庁 - To provide an information processor capable of efficiently accessing a storage medium by eliminating the occurrence of time delay due to a mishit in reading information and cache overflow in writing information when accessing the storage medium, accompanying operation by a cache memory.
キャッシュメモリによる動作を伴う記憶メディアへのアクセスを行う際に、情報読み出し時のミスヒットや情報書き込み時のキャッシュオーバーフローによる遅延時間の発生をなくし、これにより記憶メディアに対する効率良いアクセスを行い得る情報処理装置を提供する。 - 特許庁 - The high-speed processor system is provided with a CPU, a plurality of DRAMs connected in parallel, and a plurality of cache memories formed into a hierarchical structure, and each cache memory is provided with an MPU functioning as a processor having binary compatibility with the CPU.
本発明に係る高速プロセッサシステムは、ＣＰＵと、複数個に並列接続されたＤＲＡＭと、階層構造に形成された複数個のキャッシュメモリを備え、各々のキャッシュメモリにはＣＰＵに対してバイナリ互換性のあるプロセッサとして機能するＭＰＵが夫々備えられている。 - 特許庁 - In the cache memory system, each of a plurality of processors is can execute a no-data transfer store command, and each of a plurality of first storage hierarchical units outputs a transfer-control signal in response to occurrence of a cache miss hit when executing the no-data transfer store command by the corresponding processor.
複数のプロセッサの各々は、データ転送なしストア命令を実行可能であり、複数の第１記憶階層部の各々は、自身に対応するプロセッサによるデータ転送なしストア命令の実行時にキャッシュミスヒットの発生に応答して転送制御信号を出力する。 - 特許庁 - After the lapse of one second from the last skip operation, the reproduction processing of the music data is carried out when the reproduction objective music data are stored in the cache memory, while the reproduction processing is carried out after the cache processing is performed when the reproduction objective music data are not being stored.
また、最後のスキップ操作から１秒を経過すると、キャッシュメモリ内に再生対象の曲データが格納されている場合は、その曲データの再生処理を行い、再生対象の曲データが格納されていない場合は、キャッシュ処理を行ってから再生処理を行う。 - 特許庁 - When data is transferred from a host device, the first supercluster is written in a cache area CA_1 of the quickly accessible nonvolatile solid memory, and a head is moved to a prescribed position during this write, and following data is written in a cache area CA_2 of the disk after the end of the movement.
ホスト装置からデータが転送された場合、先頭スーパークラスタを高速アクセスが可能な不揮発性固体メモリのキャッシュ領域ＣＡ_１に書き込み、その間、ヘッドを所定位置に移動させ、移動が終了した時点から続くデータはディスクのキャッシュ領域ＣＡ_２に書き込む。 - 特許庁 - When the data are transferred from the host device, a leading super cluster is written in a cache region CA_1 of a non-volatile solid memory whose high speed access is available, and the head is moved to a predetermined position, and data following since the movement of the head ends are written in a cache region CA_2 of the disk.
ホスト装置からデータが転送された場合、先頭スーパークラスタを高速アクセスが可能な不揮発性固体メモリのキャッシュ領域ＣＡ_１に書き込み、その間、ヘッドを所定位置に移動させ、移動が終了した時点から続くデータはディスクのキャッシュ領域ＣＡ_２に書き込む。 - 特許庁 - A write-back processing part 46, when writing back new data on the cache memory later than data in the physical device 22 to a storage device, generates new parity data in a free area in the cache stripe area and then writes the new data and new parity to corresponding storage devices.
ライトバック処理部４６は、物理デバイス２２のデータより新しいキャッシュメモリ上の新データを記憶デバイスに書き戻す際に、キャッシュストライプ領域内の空き領域を使用して新パリティデータを生成した後に、新データ及び新パリティを対応する記憶デバイスに書き込む。 - 特許庁 - Then, the main control part 100 makes a parity generating circuit 421 or 521 in the relevant disk cache part read block data required for generating the updated parity data of the said stripe for the unit of a block through a cache memory 410 or 510 in the judged cache part 400 or 500 and generates correspondent parity data with the relevant parity generating circuit.
そして主制御部１００は、上記ストライプの更新されたパリティデータをブロック単位で生成するのに必要なブロックデータを、判断したディスクキャッシュ部（４００または５００）内のキャッシュメモリ（４１０または５１０）を介して当該ディスクキャッシュ部内のパリティ生成回路（４２１または５２１）に読み込ませ、当該パリティ生成回路により対応するパリティデータを生成させる。 - 特許庁 - A process known as loading operation reads out an instruction and data from a cache memory element, decodes the instruction, converts a memory format into a register format, and writes the converted data in a register file block 56 in a floating point unit 50.
キャッシュメモリ要素(81)からの命令及びデータの読み出し、該命令のデコード、メモリフォーマットからレジスタフォーマットへの変換の実行、及び該変換したデータの浮動小数点ユニット(50)のレジスタファイルブロック(56)への書き込みを行うプロセスは、ロード動作として知られる。 - 特許庁 - Since in the execution of a load command, the input of the succeeding command is executed using the data read out from the data memory 6 without waiting the hit detection results of the D-Cache D and the data memory 6, the latency of the loading command can be shortened, resulting in the improvement of the processor.
ロード命令実行時にはD-Cache４やデータメモリ６のヒット検出結果を待たずに、データメモリ６から読み出したデータを用いて後続の命令を投機実行するため、ロード命令のレイテンシーを短縮でき、プロセッサの性能向上が図れる。 - 特許庁 - When a system controller receives a memory access request from its follower processor, the controller broadcasts the received access request to a system bus and also outputs the cache state included in the tag information corresponding to a memory space x to be accessed to the system bus.
システム・コントローラが配下のプロセッサからメモリ・アクセス要求を受け取ると、当該メモリ・アクセス要求をシステム・バス上にブロードキャストすると共に、アクセス対象のメモリ空間ｘに対応するタグ情報が持つキャッシュ状態をシステム・バス上に出力する。 - 特許庁 - If the inspection data W and WW is not same as the read data, it is determined that the S byte area of the main storage device 2 is abnormal, and then the S byte area is assigned to an arbitrary memory area of the cache memory 5 to relieve the S byte area.
検査データＷ，ＷＷと読み取ったデータとが同じでない場合、主記憶装置２のＳバイト領域が異常と見なし、そのＳバイト領域をキャッシュメモリ５の任意のメモリ領域に割り付けて該Ｓバイト領域を救済する。 - 特許庁 - In the control method for the disk array apparatus, a CPU of a first control module acquires other system state information which is decided by a battery and a nonvolatile memory of a second control module and indicates the data saving possibility of the cache memory of the second control module.
ディスクアレイ装置の制御方法において、第１の制御モジュールのＣＰＵが、第２の制御モジュールのバッテリ及び不揮発性メモリによる、第２の制御モジュールのキャッシュメモリについてのデータ退避可否を示す他系状態情報を取得する。 - 特許庁 - When image/ sound data are inputted from the external to the memory interface 103, tag data indicating the image/sound data are stored in a prescribed area of the data cache memory 105 and the proces-sor operation part 100 refers to the tag data and executes processing corresponding to the attribute of the tag data.
メモリインタフェースに外部から映像・音声データが入力されると、データキャッシュメモリの所定のエリアに映像・音声データであることを示すタグデータが記憶され、プロセッサ演算部はそのタグデータを参照し、その属性に応じた処理を行う。 - 特許庁 - A decoder requests the memory read of decompressed data necessary for the decompression of the first command stored in the cache 104, and decodes the first command based on the decompressed data, and requests the memory write of the decompressed data acquired by decoding.
デコーダは、キャッシュ104に格納された第一のコマンドの伸長に必要な既に伸長済みのデータのメモリ読出を要求し、伸長済みのデータに基づき第一のコマンドを復号し、復号によって得た伸長データのメモリ書込を要求する。 - 特許庁 - Physical address remapping used to distribute memory access patterns over a plurality of physical memory devices is partially replicated by the compression status bit cache to efficiently integrate allocation and access of the backing storage device data with other user data.
複数の物理的メモリデバイスにわたりメモリアクセスパターンを分配するのに使用される物理的アドレス再マッピングを圧縮状態ビットキャッシュにより部分的に複製し、バッキング記憶装置データの割り当て及びアクセスを他のユーザデータと効率的に一体化する。 - 特許庁 - Prior to execution of a job, a section counter cache 36 is checked for existence of a required section counter and if it does not exist, a relevant section counter is copied from the first nonvolatile memory 32 to the second nonvolatile memory 35 and used.
ジョブの実行に先立ち、必要な部門の部門別カウンタが部門別カウンタキャッシュ３６に存在するか否かを調べ、無いときは該当する部門別カウンタを第１の不揮発メモリ３２から第２の不揮発メモリ３５にコピーして使用する。 - 特許庁 - To provide a page buffer wherein verification and reading of a program can be performed by a wired-OR system and which has a cache function, to provide a nonvolatile semiconductor memory device comprising the same and to provide its driving method.
ワイアードオア方式でプログラム確認読み出しが可能であり、キャッシュ機能を有するページバッファとこれを含む不揮発性半導体メモリ装置、およびその駆動方法を提供する。 - 特許庁 - To provide a semiconductor device that can increase cycle time under the restriction of chip size where an MPU(micro processing unit) and a DRAM as a secondary cache memory are mounted on the same chip.
チップサイズの大きさという制約の下で、サイクル時間の高速化を実現し易い、同一チップ上にＭＰＵと２次キャッシュメモリとしてのＤＲＡＭが搭載された半導体装置を提供する。 - 特許庁 - To make design efficient by designing an instruction queue clearing means of only one kind independently of the existence of an instruction cache memory as to an information processor provided with an instruction queue.
命令キューを備える情報処理装置に関し、命令キャッシュメモリの有無に関係なく、１種類の命令キュークリア手段を設計すれば足りるようにし、設計の効率化を図る。 - 特許庁 - To solve the problem with a microprocessor with a cache memory that makes branch predictions wherein the mounting of a high-capacity branch target buffer for a processor of a multistaged pipeline structure to efficiently execute branch instructions will result in an increase in a circuit scale.
多段化したパイプライン構造のプロセッサが分岐命令を効率良く実行するために大容量の分岐ターゲットバッファを実装すると、回路規模が増大してしまう。 - 特許庁 - To provide a disk array device with a cache memory capable of realizing high performance and high reliability by making data resorable unless two abnormality occurrence addresses occur in the same block address.
同一のブロックアドレスに異常発生アドレスが２個発生しない限りデータ修復を可能とし、高性能及び高信頼性を実現可能なキャッシュメモリ付きディスクアレイ装置を提供する。 - 特許庁 - In response to the resource information request, resource information contents related to the relevant information request are searched from the cache memory and downlinked to a user terminal 102 of a request source by the processor.
プロセッサは、リソース情報要求に応答して、当該情報要求に関連するリソース情報内容をキャッシュメモリから検索し、要求元のユーザ端末１０２へダウンリンクする。 - 特許庁 - Address data are issued so as to specify a region of the plurality of read units respectively in a horizontal direction and a vertical direction, and reference image data are stored in the cache memory.
本発明は、水平方向及び垂直方向がそれぞれ複数の読み出し単位である領域を特定するようにアドレスデータを発行して、参照画像データをキャッシュメモリに格納する。 - 特許庁 - To realize the effective use of a band having a full duplex path at a low cost in the case of using the full duplex path for connection between a switch part and a cache memory part in a switch connection type disk array.
スイッチ接続型ディスクアレイにおいて、スイッチ部とキャッシュメモリ部との接続に全二重パスを使用した場合に、全二重パスの持つ帯域の有効利用を低コストで実現すること。 - 特許庁 - To reduce mirroring processing in data writing to a cache memory to enable a high-speed operation in a storage control device for controlling a physical disk group according to a host access by a pair of controllers.
一対のコントローラにより、ホストアクセスに応じて物理デイスク群を制御するストレージ制御装置において、キャッシュメモリへのデータライト時のミラーリング処理を軽減し、高速動作を可能とする。 - 特許庁 - An operator 34 reads out pixel data from respective registers and processes the pixel data in accordance with program codes and writes back a processing result to respective registers through a cache 38 or writes it in a memory.
オペレータ３４は、各レジスタからピクセルデータを読み出し、プログラムコードにしたがって処理し、処理結果をキャッシュ３８を介して各レジスタに書き戻したり、メモリに書き込んだりする。 - 特許庁 - Thus, because the picture preventing power off is displayed when writing the data through the write cache memory 34, the power is not turned off when writing the data.
このように、ライトキャッシュメモリ３４を介してデータの書き込みを行う際に電源をオフしないような表示がなされるので、データの書き込みの際に電源がオフされることがなくなる。 - 特許庁 - When data to be read is being read from a processor, a cache memory control device 1 detects whether or not the data expected to be read subsequently is cached.
キャッシュメモリ制御装置１は、読み出し対象であるデータがプロセッサから読み出されている際に、引き続いて読み出されると予想されるデータがキャッシュされているか否かを検出する。 - 特許庁 - A CPU 11 downloads the power down mode program 33 from the RAM 31 to the cache memory 12 to operate the small-volume closed program in a switch from a normal mode to the power down mode.
ＣＰＵ１１は、ノーマルモードからパワーダウンモードに切換える際に、ＲＡＭ３１からパワーダウンモードプログラム３３を、キャッシュメモリ１２にダウンロードし、小容量で閉じたプログラムを実行する。 - 特許庁 - An address converting circuit 21 converts a data part address into a control information part address for access to a data storage region and a control information part storage region in a cache memory.
アドレス変換回路２１は、キャッシュメモリ内のデータ部格納領域及び制御情報部格納領域へのアクセスのために、データ部アドレスを制御情報部アドレスに変換する。 - 特許庁 - A control circuit 7 performs calculation of data hold in the first data cache using the first and the second data caches to generate data to be written into a selected memory cell at the time of read operation.
制御回路７は、読み出し動作時に、第１、第２のデータキャッシュを用いて第１のデータキャッシュに保持されたデータを演算して選択されたメモリセルに書き込むデータを生成する。 - 特許庁 - To transfer data on a disk efficiently to a cache memory and improve the performance of a disk device by allotting the waiting time for disk rotation without loss to a look-ahead and increasing the quantity of the look-ahead.
ディスク回転待ち時間を無駄なく先読みに充当し、先読み量を増やすことで、ディスク上のデータを効率よくキャッシュメモリに転送し、ディスク装置の性能を向上させる。 - 特許庁 - To change the number of segments at high speed in correspondence with the maximum amount of transfer of data from host in a medium storage device which changes the number of segments of a cache memory in correspondence with the amount of transfer from high order.
上位からの転送量に応じてキャッシュメモリのセグメント数を切り替える媒体記憶装置に関し、上位の最大転送量に応じて、高速にセグメント数を切り替える。 - 特許庁 - The client 50 having an agent control program 56 is connected to a radio communication GW device 53 provided with an agent program 57 and a cache memory 55 via a data communication network 54.
エージェント制御プログラム５６を備えたクライアント５０が、データ通信網５４を介しエージェントプログラム５７およびキャッシュメモリ５５を有する無線通信ＧＷ装置５３に接続される。 - 特許庁 - After that, a coefficient holding memory 6 is accessed by using an index signal that does not match with any cache tag (index signal) to obtain a coefficient, and color data is subjected to interpolation generation in the same manner.
この後、いずれのキャッシュ・タグ（インデックス信号）とも一致しないインデックス信号を用いて係数保持メモリ６をアクセスして係数を得、同様に色データを補間生成する。 - 特許庁 - To improve system efficiency by setting the uppermost and lowermost parts of a system memory where an operating system most frequently accesses to cache possible ranges.
分散式キャッシュメモリーのマッピング方法により、オペレーティングシステムのアクセスが最も頻繁なシステムメモリーの最上層部分と最下層部分をキャッシュ可能範囲に設定して、システム効率を高める。 - 特許庁 - After system operation starts, access data to the virtual volume is put into the cache memory, data patterns are analyzed, and an optimum storage for storing the data is automatically selected on the basis of the response characteristic information.
システム運用開始後、仮想ボリュームへのアクセスデータをキャッシュメモリに取り込み、データパターンを分析し、応答特性情報に基づいて最適なデータ格納先ストレージを自動選択する。 - 特許庁 - An update management table control part 42 updates only the difference of updating indicated by the update management table stored in the cache memory 25 of the replicated data stored in a replication volume 31.
更新管理テーブル制御部４２は、レプリケーションボリューム３１に保存されている複製データのうち、キャッシュメモリ２５に保存された更新管理テーブルが示す更新の差のみを更新する。 - 特許庁 - The hash bucket is retrieved by a hash key, which is composed of a table name and a primary key for designating a record, and supplied through a cache memory A7 and an operating system A6 to a database program A5.
テーブル名とレコードを指定するプライマリキーからなるハッシュキーによりハッシュバケットが検索され、キャッシュメモリＡ７、オペレーティングシステムＡ６を介してデータベースプログラムＡ５に供給される。 - 特許庁 - When any task is shifted from a standby state to a performance standby state, the real time OS sends an instruction to read an instruction and data belonging to the task to a task cache memory 103.
そして、リアルタイムＯＳは、いずれかのタスクが待ち状態から実行待ち状態に遷移したときに、このタスクに属する命令およびデータの読み込み指示を、タスクキャッシュメモリ１０３に送る。 - 特許庁 - To prevent data loss by saving data held in volatile cache memory efficiently and reliably when making a backup at an unexpected power outage or the like.
本発明の課題は、不意の電源遮断等によるバックアップ時に、揮発性キャッシュメモリに保持されているデータを効率的かつ確実に保存し、データの消失を防止することである。 - 特許庁
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