「cache memory」を含む例文一覧(2237)
＜前へ 1 2 .... 26 27 28 29 30 31 32 33 34 .... 44 45 次へ＞- A possibility is enhanced in that data is loaded in the cache memory 24a for the angle synchronization processing and in the cache memory 24t for the time synchronization processing even if the angle synchronization processing occurs after the time synchronization processing, or conversely, the time synchronization processing occurs after the angle synchronization processing.
時間同期処理が続いた後に角度同期処理が発生しても、反対に、角度同期処理が続いた後に時間同期処理が発生しても、角度同期処理用キャッシュメモリ２４ａ、時間同期処理用キャッシュメモリ２４ｔ内にデータが入っている確率が向上する。 - 特許庁 - The burst read memory interface 105 is provided with an internal buffer for recoding and storing the information of a cache area and data for burst read, and when the pertinent read access is performed from the CPU 101 to any area beyond a cache area, burst read is operated for the memory 104, and the data are recorded and stored in the internal buffer.
バーストリードメモリインタフェイス１０５は内部に、キャッシュ領域の情報とバーストリード分のデータを記録保持する為の内部バッファを持ち、ＣＰＵ１０１からキャッシュ領域外に該当するリードアクセスがあった場合に、メモリ１０４に対してバーストリードを行い、内部バッファに記録保持する。 - 特許庁 - In the case of database record data, the data are temporarily stored in the free area of a nonvolatile cache memory in another storage controller, when the host processor does not have the free area of its nonvolatile cache memory, and as soon as the free area can be secured, the data are written in a low speed storage device such as a disk.
データベースレコードデータについてはホストプロセッサが不揮発性キャッシュメモリの空き領域がなければ、他の記憶制御装置内の不揮発性キャッシュメモリの空き領域に一時的にデータを記憶し、当該空き領域が確保でき次第、ディスク等の低速な当該記憶装置への書き込みをする。 - 特許庁 - On receipt of channel information from an operation section 1, if the channel information is varied, a file acquisition manager 102 deletes, from a cache memory 103b, a file being transmitted from a channel different from the channel indicated by the above channel information, and thereafter, stores the received file into the cache memory 103b.
ファイル取得管理部１０２は、操作部１からチャンネル情報を受け取った際に、チャンネル情報に変更があると、チャンネル情報によって示されたチャンネルと異なるチャンネルで送信されたファイルをキャッシュメモリ１０３ｂから削除し、その後、受信したファイルをキャッシュメモリ１０３ｂに格納する。 - 特許庁 - To provide a shared memory parallel computer in which a plurality of processors are accessible to an arbitrary memory with equally high performance, there are fewer hardware materials for maintaining consistency of a cache, and an increase in cache capacity by enhancing the processor can easily be dealt with.
多数のプロセッサが任意のメモリに対して等しく高い性能でアクセス可能であり、キャッシュの整合性を保つためのハードウェア物量が小さく、かつプロセッサのエンハンスによるキャッシュ容量の増加に容易に対応可能な共有メモリ型並列計算機を提供する。 - 特許庁 - An image reproducing device 100 switches between image data to be deleted from the cache memory 30 and image data to be added to the cache memory 30 according to the power source states of a storage device 101 and the image reproducing device 100 and the state of communication between the storage device 101 and image reproducing device 100.
画像再生装置１００は、ストレージ装置１０１と画像再生装置１００との電源状態、及び、ストレージ装置１０１と画像再生装置１０１との通信状態に応じて、キャッシュメモリ３０から削除する画像データとキャッシュメモリ３０に追加する画像データとを切り換える。 - 特許庁 - When any cache mistake occurs, a control circuit 26 stores, on the basis of an access request from the CPU 11, the output data of the CPU 11 in the write buffers 22a and 22b, and reads the data of a line including the data corresponding to the access request from a main memory, and writes the data in the cache memory 21.
制御回路２６は、ＣＰＵ１１からのアクセス要求に基づいて、キャッシュミスが発生した場合には、ＣＰＵ１１の出力データをライトバッファ２２ａ，２２ｂに格納するとともに、アクセス要求に対応するデータを含むラインのデータをメインメモリからデータを読み出してキャッシュメモリ２１に書き込む。 - 特許庁 - The printer incorporates a receiving buffer 2, an image memory 3, an auxiliary image memory 4, a receiving buffer cache area 23, and the like, and when interruption printing is designated, print data stored in the receiving buffer 2 is cached in the receiving buffer cache area 23 and then interruption printing is executed.
プリンタ装置は内部に受信バッファ２、画像メモリ３、補助記憶画像メモリ４、受信バッファ待避エリア２３等を有し、割り込み印刷の指示がある場合、例えば受信バッファ２に格納した印刷データを受信バッファ待避エリア２３に待避させ、割り込み印刷処理を実行する。 - 特許庁 - When the read tag information shows the presence of speculative read data in the cache memory 20a or 20b, on the other hand, data existent in this cache memory 20a or 20b are acquired and sent to the processor 10a inside the present node device 100a and the speculative read data are abandoned.
一方、読み出したタグ情報が、投機読み出しデータがキャッシュメモリ２０ａまたは２０ｂにおいて存在することを示す場合には、このキャッシュメモリ２０ａまたは２０ｂに存在するデータを獲得して自ノード装置１００ａ内のプロセッサ１０ａに送り、投機読み出しデータを廃棄する。 - 特許庁 - Then, the cache flash device 100 receives modified data sent from a processor 110 or 120 corresponding to the read request and only concerning a cache line for which this reception is completed, burst write to the main memory is performed through the main memory controller 500.
そして、キャッシュフラッシュ装置１００は、リード要求に応じて送られてきたプロセッサ１１０又は１２０からのモディファイドデータを受け取り、当該受け取りが完了したキャッシュラインだけについて前記メインメモリに対するバーストライトをメインメモリ制御装置５００を介して行う。 - 特許庁 - To reduce an access time from each functional block to a shared memory, while reducing capacity of a cache memory when a plurality of functional blocks share one shared memory for accessing a data processor and the shared memory for example in a video camera.
本発明は、データ処理装置及び共有メモリのアクセス方法に関し、例えばビデオカメラに適用して、複数の機能ブロックで１つの共有メモリを共用する構成において、キャッシュメモリの容量を削減しつつ、各機能ブロックの共有メモリへのアクセス時間を短縮する。 - 特許庁 - A data processing device comprises a data memory 418, and a non-stalling write-back control circuit 425 that, when a write instruction to write data to the data memory ends in a write error due to a cache miss or memory access contention, continues executing subsequent instructions unless they are a memory access instruction.
データメモリ４１８と、該データメモリにデータを書き込む書込命令がキャッシュミス或いはメモリアクセス競合により書き込み失敗となった場合に、メモリアクセス命令ではない限り後続命令を実行し続けるノンストーリングライトバック制御回路４２５と、を備えるように構成する。 - 特許庁 - When the CPU 2 processes a branch instruction, a comparator 7 determines whether or not the instruction of a branch destination is stored in an instruction cache memory 5.
コンパレータ７は、ＣＰＵ２が分岐命令を処理するときに、命令キャッシュメモリ５に分岐先の命令が格納されているか否かを判定する。 - 特許庁 - Consequently, inconsistency that only the lower memory of the cache hierarchy stores new data and the DCACHE stores old data does not occur.
これにより、キャッシュ階層の中の下位メモリのみが新しいデータを保持し、DCACHEが古いデータを保持するようなデータの不整合が起こらなくなる。 - 特許庁 - To the respective instructions to be executed by the processor, an execution result is recognized by the processor and transferred to a cache memory through a control signal.
プロセッサで実行される各命令に対して、実行結果がプロセッサによって認識され、制御信号を通じてキャッシュメモリに転送される。 - 特許庁 - To shorten a time required for creating a snap shot in the case of taking back-up in the storage region of a cache memory without sacrificing the storage region.
キャッシュメモリの記憶領域を犠牲にすることなく、記憶媒体にバックアップを採る場合のスナップショット作成に要する時間を短縮する。 - 特許庁 - Management information necessary for management of data stored in the cache memory is distributed to each CLPR according to an attribute of a segment or a slot.
キャッシュメモリに記憶されるデータを管理するために必要な管理情報は、セグメントまたはスロットの属性に応じて、各CLPRに分配される。 - 特許庁 - The volatile memory serves as a primary cache for the first external storage, and is supplied with power by battery at the time of a power failure.
揮発性メモリは前記第１外部記憶装置に対する一次キャッシュとして機能し、停電時にバッテリを用いて電力が供給される。 - 特許庁 - The disc control apparatus encrypts the data stored in the cache memory, and stores the encrypted data in nonvolatile memories 23a3-23d3.
ディスク制御装置は、キャッシュメモリが記憶しているデータを暗号化し、暗号化されたデータを不揮発性メモリ２３ａ３〜２３ｄ３に記憶させる。 - 特許庁 - The disk array control device 11 has a cache memory 12 for storing data to be transmitted and received between a host computer 13 and a disclosure 14.
ディスクアレイ制御装置１１は、ホストコンピュータ１３とディスクエンクロージャ１４との間で送受信されるデータを格納するキャッシュメモリ１２を有する。 - 特許庁 - To provide a processing method for a three-dimensional Fourier transform appropriate for a high-speed processor having a large number of registers for continuous access to data in the memory cache.
レジスタ数が多く、メモリ・キャッシュのデータへの連続アクセスが高速なプロセッサに適した３次元フーリエ変換の処理方法を提供する。 - 特許庁 - In the cache memory device 10, an effective bit register 40 and n (n is a natural number of two or larger) banks B are formed in a single integrated circuit.
キャッシュメモリ装置１０は、有効ビットレジスタ４０とｎ（ｎは２以上の自然数）個のバンクＢとが単一の集積回路に形成される。 - 特許庁 - AUTONOMOUS ERROR RECOVERY METHOD, SYSTEM, CACHE, AND PROGRAM STORAGE DEVICE (METHOD, SYSTEM, AND PROGRAM FOR AUTONOMOUS ERROR RECOVERY FOR MEMORY DEVICE)
自律的エラー回復方法、システム、キャッシュ、およびプログラム・ストレージ装置（メモリ装置のための自律的エラー回復のための方法、システム、およびプログラム） - 特許庁 - To solve the problem wherein a cache memory cannot be utilized efficiently when caching image data that are not important in fragmented image data.
断片化された画像データのうち、重要ではない画像データをキャッシュするとキャッシュの効率的な利用ができなくなることを解決する。 - 特許庁 - The tamper-resistant microprocessor 100 is provided with: a processor core 10; a cache memory control section 20; a code data encryption decryption processing section 30; and a key value register 40 or the like.
耐タンパマイクロプロセッサ１００は、プロセッサコア１０、キャッシュメモリ制御部２０、コードデータ暗号復号処理部３０、鍵値レジスタ４０等を備える。 - 特許庁 - To provide an image processor for realizing fast image processing by obtaining a high cache hit ratio in the image processing accelerating a memory access.
画像処理において高いキャッシュ・ヒット率を得てメモリアクセスを高速化し、高速な画像処理を実現する画像処理装置を提供する。 - 特許庁 - To provide a division management technology of a cache memory which is applicable even to a multi-process environment or a virtual machine use environment with small hardware costs.
少ないハードウェアコストで、マルチプロセス環境や仮想マシン利用環境にも適用可能なキャッシュメモリの分割管理技術を提供する。 - 特許庁 - The semiconductor device includes a central processing unit for output of an address and a cache memory for holding index bits and tag bits.
本発明に係る半導体装置は、アドレスを出力する中央処理装置と、インデックスビットおよびタグビットを保持するキャッシュメモリとを有する。 - 特許庁 - To prevent a useless writing operation to a magnetic disk in a recording and reproducing device such as a magnetic disk drive provided with a cache memory.
キャッシュメモリを備えた磁気ディスク装置等の記録再生装置に於いて、磁気ディスクに対する無駄な書き込み動作が行われないようにする。 - 特許庁 - To provide a CPU which raises processing speed, and also realizes low power consumption simultaneously in a CPU mounted with a cache memory.
キャッシュメモリを搭載するＣＰＵにおいて、処理速度を向上するとともに、低消費電力も同時に実現するＣＰＵを提供する。 - 特許庁 - To increase the throughput of a stem by executing busy-locked resource using processing only in a specific processor and increasing a hit rate of a cache memory.
繁忙ロック対象資源利用処理を特定のプロセッサのみで実行し、キャッシュメモリのヒット率を高め、システムのスループットを向上させる。 - 特許庁 - To prevent disturbed cache coherency without sacrificing the data processing efficiency of a processor in a system allowing multidimensional access to a memory.
メモリへのアクセスを多元的に行えるシステムにおいて、プロセッサによるデータ処理効率を犠牲にすることなくキャッシュコヒーレンシの乱れを防止する。 - 特許庁 - To realize a cache memory for generating a hit signal in a short time by performing comparison of all the bits of an inputted address at a high speed.
入力されるアドレスの全ビットの比較を高速に実行し、ヒット信号の生成を短時間に行うことができるキャッシュメモリを実現する。 - 特許庁 - Next, the storage device stores the data stored in the cache memory into the disk device according to input of flash requirement transmitted from the program.
次に、前記プログラムから送られたフラッシュ要求の入力に応じて前記キャッシュメモリに格納されたデータを前記ディスク装置に格納する。 - 特許庁 - Component pages 110 and 120 generated by a business logic 31 follow previously set cache policy to be stored in a memory or a hard disk by component page unit.
ビジネスロジック（31）により生成される部品ページ（110,120）は、部品ページ単位で、予め設定されたキャッシュポリシーに従い、メモリやハードディスクに記憶される。 - 特許庁 - The storage device stores the transmitted data in the cache memory according to input of storage requirement of the data transmitted from the program.
前記記憶装置は、前記プログラムから送られたデータの格納要求の入力に応じて前記送られたデータを前記キャッシュメモリに記憶する。 - 特許庁 - Each entry in a cache memory of a tag storage section 220 stores the number of times referenced 224 along with a tag address 221, a valid 222 and a dirty 223.
キャッシュメモリのタグ記憶部２２０の各エントリにおいて、タグアドレス２２１、バリッド２２２、ダーティ２２３に加えて、参照回数２２４を記憶する。 - 特許庁 - The cache memory is evaluated and it is judged whether an area larger than a prescribed size can be immediately used in the data storage area 204 or not.
キャッシュ・メモリを評価して、データ記憶領域２０４内で所定のサイズ以上の領域が直ちに使用可能かどうかを判断する。 - 特許庁 - To provide a power supply control device which does not cause a loss of data in a cache memory for improving a writing response while simplifying management.
本発明は、簡易な管理で、かつ、書き込みレスポンスを向上するためのキャッシュメモリのデータを消失しない電源制御装置を提案する。 - 特許庁 - The web cache memory preserves the web page of the broken link, to which the tag is imparted and which is registered in a search database according to an instruction from the client terminal.
Webキャッシュメモリは、クライアント端末からの指示により、タグが付与され、且つ、検索データベースに登録された、リンク切れのWebページを保存する。 - 特許庁 - To select an information transmission device as a set target of management information to a cache device only with little calculation processing and a memory.
キャッシュ装置への管理情報の設定対象となる情報送信装置を少ない計算処理とメモリを用いるだけで選択可能とする。 - 特許庁 - To provide a microprocessor and a data processing system in a configuration capable of tracing without spoiling the real-time nature while having a cache memory function.
キャッシュメモリ機能を有しながらも、リアルタイム性を損なうことなくトレースできる構成のマイクロプロセッサ及びデータ処理システムを提供する。 - 特許庁 - The system performance is fixed and speeded up by providing the cache memory device to store the group of instructions and the group of data regarding system control.
システム制御に係る命令群及びデータ群を記憶するキャッシュメモリ装置を設けたことにより、システム性能が一定にかつ高速になる。 - 特許庁 - The data storage capacitance of data parts 66 and 67 in the data memory 65 is variable and this data storage capacitance is determined by cache size information.
データメモリ６５のデータ部６６，６７のデータ格納容量は可変であり、これらデータ格納容量はキャッシュサイズ情報によって決定される。 - 特許庁 - To present data without a viewer's feeling a stress even when data of a larger size than a cache memory of a receiver is broadcast.
受信装置のキャッシュメモリより大きなサイズのデータが放送された際でも、視聴者にストレスを感じさせずにデータを提示できるようにすること。 - 特許庁 - To prevent increase in an execution time of each program in a microcomputer having an instruction cache memory and executing a plurality of programs.
インストラクションキャッシュメモリを備え、複数のプログラムが実行されるマイクロコンピュータにおいて、各プログラムの実行時間が大きくならないようにする。 - 特許庁 - Area setting means 81 sets a writing area, to which a predetermined amount of received data is writable, to a cache memory.
領域設定手段８１は、予め定められた量の受信データを書き込み可能な領域である書き込み領域をキャッシュメモリに設定する。 - 特許庁 - To enhance reliability, using a command for determining forcibly a data storing destination in response to a data access frequency and a condition of a using cache memory.
データのアクセス頻度、使用するキャッシュメモリの状態に応じてデータ保存先を強制的に決めるコマンドを利用し、データの信頼性を高める。 - 特許庁 - If the data is the same as that in the server 1, the processor 33 does not access the server 1 on the network 100, but reads out data from the cache memory 32.
サーバ１にあるものと同じであれば、プロセッサ３３はネットワーク１００上のサーバ１にアクセスせず、キャッシュメモリ３２からデータを読出す。 - 特許庁 - To suitably process increased recording/reproducing data without increasing the capacity of a cache memory and using a compressing/extending means.
キャッシュメモリの容量を増大することなく、また圧縮伸長手段を用いることなく、増大する記録再生用データを好適に処理すること。 - 特許庁
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