「connected node」を含む例文一覧(1658)
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ダイオード１１は、電源４１と抵抗１２と抵抗１３との接続ノード（電位４３）との間に接続され、一定の電圧がダイオード１１の両端に印加される。 - 特許庁 - This system includes a distributed multi-node computer system including central processor unit (CPU) nodes, input/output nodes and memory nodes that are mutually connected through an interconnect.
インタコネクトを介して互いに接続されている複数の中央プロセッサユニット（ＣＰＵ）ノードと入力／出力（Ｉ／Ｏ）ノードとメモリノードとを含む分散マルチノードコンピュータシステムを含む。 - 特許庁 - As a result, by using a continuous group of wavelengths between each communication node connected to the optical wavelength multiplexer/demultiplexer, a full mesh optical WDM network is structured.
これにより、光波長合分波装置に接続された各通信ノード間で連続した一群の波長を使用してフルメッシュ光ＷＤＭネットワークを構成することができる。 - 特許庁 - The node establishes a direct tunnel between the radio communication device and the gateway so that the mobile terminal is connected to the Internet via the direct tunnel and via the mobile communication network.
ノードは、無線通信装置とゲートウェイとの間にダイレクトトンネルを確立し、そのダイレクトトンネルを経由し、かつ、移動体通信網を介して移動端末をインターネットに接続する。 - 特許庁 - For example, a transistor other than a transistor having the thinnest gate oxide film is used for a transistor connected directly to the external terminal for control circuit controlling each node.
例えば各ノードを制御する制御回路用の前記外部端子に直接接続されるトランジスタには最もゲート酸化膜の薄いトランジスタ以外のトランジスタを用いる。 - 特許庁 - The feedback switch element includes a feedback P type transistor TFP and a feedback N type transistor TFN whose drain is connected to a summing node line LNEG.
帰還用スイッチ素子は、サミングノードラインＬＮＥＧがそのドレインに電気的に接続される帰還用Ｐ型トランジスタＴＦＰと帰還用Ｎ型トランジスタＴＦＮを含む。 - 特許庁 - In this multi-node storage system, the virtual disk associated to a connection target storage device 5 is created, and a slice of an already connected storage device 6 is allocated to one segment of the virtual disk.
接続対象ストレージ装置５に対応する仮想ディスクを作成し、仮想ディスクの１セグメントに対して既接続ストレージ装置６のスライスを割り当てる。 - 特許庁 - For example, 5 devices are selected among the devices connected to the IEEE 1394 interface and a node identification number is assigned to the 5 devices and the result is registered.
このＩＥＥＥ１３９４のインターフェースに接続された機器の中から、例えば５台の機器を選択し、５台の機器にノード識別番号を割り当てて登録する。 - 特許庁 - Transistor QN13 is connected between the node NX and the bit line BL and becomes conductive when the potential of the bit line BL becomes lower than the grounding potential GND.
トランジスタＱＮ１３は、ノードＮＸとビット線ＢＬとの間に接続されビット線ＢＬの電位が接地電位ＧＮＤよりも低くなった場合に導通する。 - 特許庁 - Transistor QP 13 is connected between the node NY and the bit line BL and becomes conductive when the potential of the bit line BL becomes higher than the grounding potential GND.
トランジスタＱＰ１３は、ノードＮＹとビット線ＢＬとの間に接続されビット線ＢＬの電位が接地電位ＧＮＤよりも大きくなった場合に導通する。 - 特許庁 - A path setting means 23 explicitly sets a path to the entrance optical edge node 13-1 to the network 11 connected to the input of the optical network 13.
経路設定手段２３は、光ネットワーク１３の入力側に接続するネットワーク１１に対し、宛先毎に入口光エッジノード１３−１への経路を明示的に設定する。 - 特許庁 - In addition, the each node (221) is connected by performing current assignment between all the phases, and a plurality of the pulse width modulators (305) can be combined as one system.
また、それぞれのノード（２２１）を接続し、すべての相間で電流分担を行うことにより、複数のパルス幅変調器（３０５）を一つのシステムとして組み合わせ得る。 - 特許庁 - A communication controller 1 connected to a line and a serial bus is provided with a mapping table for making fixed addresses, which terminals have, correspondent to node ID allocated to terminals 2-7 connected to a serial bus 8 at present.
回線及びシリアルバスに接続される通信制御装置１に、端末が有する固定アドレスと現在シリアルバス８に接続されている端末２〜７に割り振られているノードＩＤとを対応させるマッピングテーブル３０を備える。 - 特許庁 - Diodes 17 and 18 for ESD protection are connected between a node N1 provided in the middle of a feedback resistance 16 connected between an output terminal 13 and an input terminal 11 of an amplifier 12 and power supply terminals 14 and 15.
増幅器１２の出力端子１３と入力端子１１の間に接続された帰還抵抗１６の中間に設けられたノードＮ１と、電源端子１４，１５との間に、それぞれＥＳＤ保護用のダイオード１７，１８を接続する。 - 特許庁 - The nonvolatile semiconductor memory device includes: a sense amplifier; bit lines connected to a sense amplifier; a memory cell transistor and a dummy cell transistor connected in parallel to the bit lines; and a current generating circuit for supplying a test current to a current node.
不揮発性半導体記憶装置は、センスアンプと、センスアンプに接続されたビット線と、ビット線に並列に接続されたメモリセルトランジスタ及びダミーセルトランジスタと、電流ノードにテスト電流を供給する電流生成回路と、を備える。 - 特許庁 - A gateway apparatus relays a received packet only when a determination is made that the communication network to which the gateway apparatus is connected is identical to the network to which a node corresponding to the source address contained in the received packet is connected.
ゲートウェイ装置は、自身が接続している通信網と、受信パケットに含まれる送信元アドレスに対応するノードが接続している通信網と、が同一であると判別した場合にのみ当該受信パケットを中継する。 - 特許庁 - The upper polysilicone layer of a capacity Cl(l-1) to Cl1 corresponding to a low-order bit (L-DAC) is all connected to a common node on the side of the low-order bit and each lower polysilicone layer is connected to analog switches SWl(l-1) to SWl1.
また、下位ビット（Ｌ−ＤＡＣ）に対応する容量Ｃ_l(l-1)〜Ｃ_l1の上層ポリシリコンを全て下位ビット側の共通ノードに接続すると共に下層ポリシリコンの各々を対応するアナログスイッチＳＷ_l(l-1)〜ＳＷ_l1に接続する。 - 特許庁 - When the mobile unit 140A moves into a cell of a base station 120B, the mobile unit is connected to the global GSN 110 via a GSN 125B as a new routing node, a corresponding protocol is applied and connected to a packet data network 130.
移動ユニット１４０Ａが基地局１２０Ｂのセルに移動すると、新たなルーティングノードとしてはＧＳＮ１２５Ｂを通してグローバルＧＳＮ１１０に接続され、相応するプロトコルが適用され、パケットデータネットワーク１３０に接続される。 - 特許庁 - The upper polysilicone layer of a capacity Ch(h-1) to Ch1 corresponding to a high-order bit (H-DAC) is all connected to a common node on the side of the high-order bit and each lower polysilicone layer is connected to analog switches SWh(h-1) to SWh1.
上位ビット（Ｈ−ＤＡＣ）に対応する容量Ｃ_h(h-1)〜Ｃ_h1の上層ポリシリコンを全て上位ビット側の共通ノードに接続すると共に下層ポリシリコンの各々を対応するアナログスイッチＳＷ_h(h-1)〜ＳＷ_h1に接続する。 - 特許庁 - The system for transmitting/receiving data using fixed network variables between a transmission side node and a reception side node connected with a network sharing transmission media comprises a transmission side variables altering section, and a reception side variables reading section.
伝送媒体を共有する共有型ネットワークに接続された送信側ノードと受信側ノードとの間において、定型のネットワーク変数を用いてデータの送受信を行うシステムであって、送信側変数変更部と、受信側変数読み取り部とを備えている。 - 特許庁 - A P channel MOS transistor 11 and an N channel MOS transistor 12 respectively connected to an internal normal rotation clock node ck and an internal inversion clock node ckb are shared by a try state inverter 1 included in a master latch and a try state inverter 5 included in a slave latch.
マスターラッチに含まれるトライステートインバータ１とスレーブラッチに含まれるトライステートインバータ５とで、内部正転クロックノードｃｋおよび内部反転クロックノードｃｋｂにそれぞれ接続されるＰチャネルＭＯＳトランジスタ１１およびＮチャネルＭＯＳトランジスタ１２を共用する。 - 特許庁 - A feedback resistor R1 is provided to the first-stage inverter 53 out of the plurality of inverter circuits 53-55, and transistors Q33, Q34 made to function as a bidirectional diode are connected to an input node t1 and an output node t2 of the first-stage inverter circuit 53.
複数のインバータ回路５３〜５５のうち初段のインバータ回路５３に帰還抵抗Ｒ１を設けると共に、この初段のインバータ回路５３の入力ノードｔ１と出力ノードｔ２に双方向ダイオードとして機能させたトランジスタＱ３３，Ｑ３４を接続する。 - 特許庁 - To provide a node capable of automatically acquiring same setting information as that before replacement without the need of ID setting work even when any node is replaced in a network system to which a plurality of nodes are connected, and to provide a network system.
本発明は、複数のノードが接続されているネットワークシステムにおいて、どのノードを交換するときでも、ＩＤの設定作業を必要とせず、自動的に交換前と同じ設定情報を取得可能にするノード及びネットワークシステムの提供を目的とする。 - 特許庁 - A 1394 serial bus is provided with a means for detecting a change of connection, a means for transmitting a self-recognition packet when the connection is changed, a means for identifying the self-recognition packet from a newly connected node and a means for increasing its own node D.
コネクションの変更を検出する手段と、コネクション変更時に、自己認識パケットを送信する手段と、新たに接続されたノードからの自己認識パケットを識別する手段と、自分自身のノードＤをインクリメントする手段を有する１３９４シリアルバス。 - 特許庁 - To reduce processing load in a peer-to-peer information communication system including a plurality of node devices mutually connected through a communication path by preventing connection of an illicit node device contained in an expiration list and avoiding execution of useless processing.
通信経路を介して互いに接続された複数のノード装置を備えたピアツーピア型の情報通信システムにおいて、失効リストに含まれる不正ノード装置への接続を防止し、しかも無駄な処理の実行を回避することによって処理負担を軽減すること。 - 特許庁 - A CPU causes an object to perform a predetermined motion, and calculates an attracting force or a repulsive force generated, according to the predetermined motion, between a node of interest among the plurality of nodes and each of one or more connection nodes connected to the node of interest.
ＣＰＵは、オブジェクトに対して所定の動作を行わせ、当該所定の動作に応じて複数のノードのうちの注目ノードと、当該注目ノードに接続された１以上の接続ノードのそれぞれとの間で生じる引力または斥力を算出する。 - 特許庁 - The ground fault protection circuit 4 prevents breakage of an internal element even if the terminal Pvcc causes a ground fault by turning off the NchDMOS transistor NDT2 so that a node N5 connected to the terminal Pvcc is disconnected from a node N3 to which an internal generation voltage Vcc is applied.
地絡保護回路４は、端子Ｐｖｃｃが地絡した場合、ＮｃｈＤＭＯＳトランジスタＮＤＴ２がオフし、端子Ｐｖｃｃに接続されるノードＮ５と内部生成電圧Ｖｃｃが印加されるノードＮ３の間を遮断して内部素子の破壊を防止する。 - 特許庁 - N nodes connected to the Internet are mapped on a (k)-dimensional geometric coordinate space, the respective nodes on the global coordinate space are divided into predetermined K clusters, and each node has a local coordinate space in the cluster where the node is mapped.
インターネットに接続するＮ個のノードに対して、各ノードを次元ｋの幾何学的な座標空間にマッピングし、そのグローバルな座標空間上の各ノードを予め定めたＫ個のクラスタに分割し、各ノードは自身がマッピングされたクラスタにおいてローカルな座標空間を持つ。 - 特許庁 - A UE (User Equipment) 20 compares a reception SIR (Signal to Interference power Ratio) of an outgoing reference signal from a handover source node-B 30 connected currently to a radio channel with a reception SIR of an outgoing reference signal from a handover destination node-B 31 that is about to perform handover.
ＵＥ２０は、現在無線回線を接続中のハンドオーバ元Ｎｏｄｅ−Ｂ３０からの下り基準信号の受信ＳＩＲと、ハンドオーバを行おうとしているハンドオーバ先Ｎｏｄｅ−Ｂ３１からの下り基準信号の受信ＳＩＲとを比較する。 - 特許庁 - The secondary protection circuit releases the surge current to the power source system via a second node connected between the first node and the semiconductor integrated circuit in response to the trigger signal, whereby the surge voltage can be quickly suppressed near the semiconductor integrated circuit.
二次保護回路がトリガ信号に応答して、第１ノードと前記半導体集積回路との間に接続された第２ノードを介してサージ電流を電源系統に逃がすことにより、半導体集積回路の近くでサージ電圧を速やかに抑制することができる。 - 特許庁 - In the first switch circuit SW2, a current path is connected between a first voltage terminal to which a first voltage Vcc is applied and the first node Na, and a first transistor Q11 with high breakdown voltage is included for discharging an electric charge of the first node to the first voltage terminal.
第１のスイッチ回路ＳＷ２は、第１の電圧Ｖｃｃが印加される第１の電圧端子と第１のノードＮａ間に電流通路が接続され、第１のノードの電荷を第１の電圧端子に放電する第１の高耐圧トランジスタＱ１１を含む。 - 特許庁 - Each pixel block 12 includes n pieces of transfer gates TG_1-TG_n for opening and closing each path jointing n pieces of photoelectric transfer elements PD_1-PD_n connected in parallel at the common node 13, each photoelectric transfer element PD_1-PD_n, and the common node 13.
各画素ブロック１２は、共通ノード１３に並列接続されたｎ個の光電変換素子ＰＤ_１〜ＰＤ_ｎと、光電変換素子ＰＤ_１〜ＰＤ_ｎの各々と共通ノード１３とを結ぶ経路をそれぞれ開閉するｎ個のトランスファゲートＴＧ_１〜ＴＧ_ｎを含む。 - 特許庁 - Relay releasing circuits 120, 140, 160 are connected in parallel with respect to the node Nc, and each relay releasing circuit stops feeding the operation current Ion to turn off the relay 50 by pulling out the holding current Ih to the ground node to extinguish it during operation.
リレー解除回路１２０，１４０，１６０は、ノードＮｃに対して並列に接続され、各リレー解除回路は、作動時に保持電流Ｉｈを接地ノードへ引き抜いて消滅させることにより、動作電流Ｉｏｎの供給を停止させてリレー５０をオフする。 - 特許庁 - A node of a piezoelectric element 1 utilizing a length vibration mode is fixed to a substrate 10 via conductive supports 7, 8 and a node of an upper face electrode 6 of the piezoelectric element 1 is connected to an electrode 12a of the substrate 10 through wire bonding by a wire loop 14.
長さ振動モードを利用した圧電素子１のノード部を導電性の支持部７，８を介して基板１０に固定し、圧電素子１の上面電極６のノード部と基板１０の電極１２ａとをワイヤループ１４でワイヤボンディングすることによって接続する。 - 特許庁 - A first semiconductor element having a junction electrode connected to a first node of a bidirectional switch circuit is mounted on a first metal base plate serving as a thermal diffusion plate; and similarly, a second semiconductor element having a junction electrode connected to a second node of the bidirectional switch circuit is mounted on a second metal base plate serving as a thermal diffusion plate.
熱拡散板となる第１金属ベース板に、双方向スイッチ回路の第１節点と接続される接合電極を有する第１半導体素子を載置するとともに、同じく熱拡散板となる第２金属ベース板に、前記双方向スイッチ回路の第２節点と接続される接合電極を有する第２半導体素子を載置する。 - 特許庁 - A control circuit, connected to a negative-voltage generation circuit, includes an output node connected to a high-frequency switch circuit and a level shift circuit that supplies a signal of a negative potential as a low-level control signal supplied to the high-frequency switch circuit, and discharges electric charges stored in the output node before the level shift circuit operates.
制御回路は、負電圧発生回路に接続されるとともに、出力ノードが高周波スイッチ回路に接続され、高周波スイッチ回路に供給するローレベルの制御信号として負電位の信号を供給するレベルシフト回路を有し、出力ノードに蓄積されている電荷を、レベルシフト回路が動作する前に放電させる。 - 特許庁 - MN (mobile node) 100 having a mobile phone interface which can be connected to a central network 112 and a wireless LAN interface which can be connected to local networks 122, 132 transmits a binding update message with an address of the wireless LAN interface as CoA (care-of address) to HA (home agent) or CN (correspondent node) 160 of a cellular network.
セルラネットワーク１１２に接続することが可能な携帯電話インタフェースと、ローカルネットワーク１２２、１３２に接続することが可能な無線ＬＡＮインタフェースとを有するＭＮ（モバイルノード）１００は、セルラネットワークのＨＡ（ホームエージェント）やＣＮ（コレスポンデントノード）１６０に対して、無線ＬＡＮインタフェースのアドレスをＣｏＡ（気付アドレス）とするバインディングアップデートメッセージを送信する。 - 特許庁 - In one embodiment, a circuit includes a first circuit block connected to the ground via a first sleep transistor, a virtual ground node between the first circuit block and the first sleep transistor, a second circuit block connected to a power supply via a second sleep transistor, and a virtual supply node between the second circuit block and the second sleep transistor.
一実施例での回路は、第１スリープトランジスタを介してグランドに接続された第１回路ブロックと、第１回路ブロック及び第１スリープトランジスタ間の仮想的なグランドノードと、第２スリープトランジスタを介して電力供給部に接続された第２回路ブロックと、第２回路ブロック及び第２スリープトランジスタ間の仮想的なサプライノードとを有する。 - 特許庁 - A capacitor 54 grounding the other end to a node Q, a source area and a gate electrode are mutually connected to one another for an n-type MOS transistor 50 connecting the source area/a drain area to BL and the node Q and connecting the gate electrode to WL, and the n-type MOS transistor 52 connecting the drain area to a power source line is connected.
ソース領域／ドレイン領域がＢＬとノードＱとに接続されゲート電極がＷＬに接続されたｎ型ＭＯＳトランジスタ５０に対し、ノードＱに他端が接地されたキャパシタ５４とソース領域及びゲート電極が互いに接続されドレイン領域が電源線に接続されるｎ型ＭＯＳトランジスタ５２を接続する。 - 特許庁 - The control circuit is composed of a capacitor 30 connected between the control node and the reference node of the starting switches, a current source for charging the capacitor, and a voltage break-over switch 32 connected so as to receive the voltage of the capacitor, conducting a current when the voltage reaches a sufficient level and keeping the starting switches in a turned-off state.
制御回路は、起動スイッチの制御ノード及び基準ノードの間に結合されるキャパシタ（３０）と、キャパシタを充電する電流源と、キャパシタの電圧を受取るように結合されていて、その電圧が十分なレベルに達したときに導電して、起動スイッチをターンオフの状態に保つ電圧ブレークオーバ・スイッチ（３２）で構成される。 - 特許庁 - The nonvolatile memory device includes a switching element and a storage node connected to the switching element, wherein the storage node includes a lower metal layer connected to the switching element, and a first insulating layer, an intermediate metal layer, a second insulating layer, an upper metal layer, and a nano-layer which are sequentially formed on the lower metal layer.
スイッチング素子、スイッチング素子に連結されたストレージノードを備える不揮発性メモリ素子において、ストレージノードは、スイッチング素子に連結された下部金属層と、下部金属層上に順次に形成された第１絶縁層、中間金属層、第２絶縁層、上部金属層及びナノ層を備えることを特徴とする不揮発性メモリ素子である。 - 特許庁 - An amplifier circuit 1 includes: an operational amplifier 10 having two input nodes 21 and 22 and an output node 23 connected to a data line X provided with a pixel; a feedback circuit having first and second elements 11 and 12 having one ends connected to one input node 22 out of two input nodes in common; and first switch parts 13 to 16.
本発明による増幅回路１は、２つの入力ノード２１、２２と、画素が設けられるデータ線Ｘに接続される出力ノード２３とを有する演算増幅器１０と、２つの入力ノードの一方２２に、一端が共通接続される第１の素子１１及び第２の素子１２とを有する帰還回路と、第１のスイッチ部１３〜１６とを備える。 - 特許庁 - The movable body 31 is arranged so as to be selectively switched into a first position (first condition) wherein the input and output side optical fiber cables 3 are optically connected to the node instruments 1, 2 or a second position (second condition), wherein the input side and output side optical fiber cables 3 are optically connected mutually so as to bypass the node instruments 1, 2.
可動体３１は、入力側及び出力側の光ファイバケーブル３をノード機器１，２に光学的に接続する第１位置（第１の状態）と、ノード機器１，２をバイパスするように入力側及び出力側の光ファイバケーブル３同士を光学的に接続する第２位置（第２の状態）とに択一的に切り替え配置される。 - 特許庁 - Two P-type MOS Trs are serially connected between a node 106A of the signal line and the Vcc, a source S is connected to the Vcc together with a gate G electrode and a substrate, and a drain D is connected to D of a Tr 111B in a Tr 111A and S of the Tr 111B is connected to the signal line, together with the G electrode and the substrate.
信号線のノード１０６ＡとＶｃｃ間には２つのＰ型ＭＯＳＴｒが直列に接続され、Ｔｒ１１１ＡではソースＳがゲートＧ電極や基板と共にＶｃｃに、ドレインＤがＴｒ１１１ＢのＤに接続され、Ｔｒ１１１ＢのＳはＧ電極及び基板と共に信号線に接続されている。 - 特許庁 - A voltage controlled current source circuit 300 is provided with a first reference current connected to a voltage control node 350, and a current input of a voltage controlled impedance circuit 330 is reproduced through a current mirror circuit 320 at the voltage control node 350 as a second reference current.
電圧制御型カレントソース回路３００は、電圧制御ノード３５０に接続された第１基準電流を有し、電圧制御型インピーダンス回路３３０の電流入力３３１はカレントミラー回路３２０を介して電圧制御ノード３５０に第２基準電流として再生される。 - 特許庁 - A finite element model of a representative region of the heterogeneous material is created by finite elements of the same shape, and a periodic boundary condition is determined so that a behavior of a node positioned at one end of a finite element model is smoothly connected to a behavior of a corresponding node positioned at the other end.
同一形状の有限要素によって不均質材料の代表領域の有限要素モデルを作成し、有限要素モデルの一方の端部に位置する節点の挙動が、他方の端部に位置する対応する節点の挙動に滑らかに繋がるように周期境界条件を定める。 - 特許庁 - To provide a consumption power reduction effect equal with call receiving start by identifying a class A/B of a node system in a network terminating device, disconnecting the resistor of a switching circuit after layer 1 start by call receiving start when it is confirmed that a node system B is connected.
本発明は、網終端装置にてノードシステムの種別Ａ／Ｂを識別し、ノードシステムＢが接続されていると確認された場合は、発信起動によるレイヤ１起動後、切替回路の抵抗器を切り離し、着信起動時と同等の消費電力削減効果を得ることを目的とする。 - 特許庁 - Plural node rings 60,... constituting the curved part 22 of an endoscope 10 are each formed of a node ring body 64 formed in the state of a ring and a connecting part 66 project-formed from the ring body 64 and are connected by overlapping connecting parts 66.
内視鏡１０の湾曲部２２を構成する複数の節輪６０、６０…は、リング状に形成された節輪本体６４と、節輪本体６４から突出形成された連結部６６とから構成され、連結部６６、６６同士を重ね合わせることにより連結される。 - 特許庁 - To provide a signal transmission system where system configuration information can automatically be set to each node in a system where a plurality of single nodes or a node group in loop connection are connected to a physical common medium employing a star coupler or in a system a plurality of nodes configure one loop.
単独ノードあるいはループ接続されたノード群が一つのスターカプラによる物理的共通媒体に複数接続したシステムあるいは複数ノードが一つのループを構成するシステムで、システムの構成情報を各ノードに自動的に設定することのできる信号伝送システムを提供する。 - 特許庁 - In a ring network system where a plurality of nodes are connected together and duplexed, a detection means is prepared to every node for detecting the types of its adjacent nodes together with a decision means which decides its own node type from the types of upstream and downstream nodes which are detected by the detection means.
複数のノードが接続され、二重化されたリングネットワークシステムにおいて、ノードに、隣接する他ノード種別を検出する検出手段と、前記検出手段で検出した上流及び下流のノード種別から自ノードのノード種別を決定する決定手段を備えることを特徴とする。 - 特許庁
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