「dRAM」を含む例文一覧(1880)

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  • To provide a storage node for a stacked capacitor having a barrier layer from a contact in a memory cell of a DRAM to a region of an element, and to provide a method for manufacturing the same.
    DRAMメモリセル内のコンタクトから素子の領域に至るバリア層を有するスタックトキャパシタのストレージノード及びその製造方法を提供する。 - 特許庁
  • Then, in the individual inspection of the system LSI 102, data bus of the DRAM 104 is put into a high impedance state or the DRAM 104 is shifted to a deep power down mode or the like so that the DRAM 104 does not have an adverse influence.
    そして、システムＬＳＩ１０２の個別検査時において、ＤＲＡＭ１０４が悪影響を与えないように、ＤＲＡＭ１０４のデータバスをハイインピーダンス状態とする、あるいは、ＤＲＡＭ１０４をディープパワーダウンモード等に移行させる。 - 特許庁
  • To provide an SOC at a low cost where the entire element is sped up with a sufficient characteristics at a DRAM part, related to a DRAM mixed semiconductor device (SOC) where a DRAM part and a logic part are formed on the same substrate.
    ＤＲＡＭ部及びロジック部を同一基板上に形成したＤＲＡＭ混載半導体装置（ＳＯＣ）において、素子全体の高速化を図りつつ、ＤＲＡＭ部においても必要十分な特性を有するＳＯＣを低コストに提供する。 - 特許庁
  • To speed up the whole device and reduce cost in a semiconductor device having DRAM(SOC) in which a DRAM section and a logic section are provided on one substrate while the DRAM section has sufficient features.
    ＤＲＡＭ部及びロジック部を同一基板上に形成したＤＲＡＭ混載半導体装置（ＳＯＣ）において、素子全体の高速化を図りつつ、ＤＲＡＭ部においても必要十分な特性を有するＳＯＣを低コストに提供する。 - 特許庁
  • To provide a high-density high-speed dynamic random access memory(DRAM) by satisfying the cut-off characteristics of transistors and high-level write compensation in the memory cell area of the DRAM and, at the same time, improving transistor driving forces in the peripheral circuit area of the DRAM.
    本発明は、ＤＲＡＭのメモリセル領域におけるトランジスタのカットオフ特性とハイレベルの書き込み補償を満足するとともに周辺回路領域のトランジスタの駆動力を向上させて、高密度高速ＤＲＡＭの実現を図る。 - 特許庁
  • In the case of outputting a packet stream from the 1st synchronous DRAM, when the 2nd synchronous DRAM is not in ready, the row and column addresses of the 1st synchronous DRAM are returned to addresses where a transmission error takes place and the data are retransmitted.
    さらに、第１のシンクロナスＤＲＡＭからパケット列を出力する際に、第２のシンクロナスＤＲＡＭがレディ状態でなくなれば、第１のシンクロナスＤＲＡＭの行アドレスと列アドレスを、伝送エラーが生じたアドレスに戻し、データを再送する。 - 特許庁
  • The DRAM 102 is constituted on the CPU bus and a control signal to the DRAM 102 is outputted by the BUS control circuit 103, but write data themselves from the CPU 101 can be received directly by the DRAM 102 and read data outputted from the DRAM 102 can be received directly by the CPU 101.
    ＤＲＡＭ１０２はＣＰＵバス上に構成され、ＤＲＡＭ１０２に対する制御信号はＢＵＳ制御回路１０３が出力するが、ＣＰＵ１０１からのライト・データ自体は直接ＤＲＡＭ１０２が受けることができ、ＤＲＡＭ１０２が出力するリード・データはＣＰＵ１０１が直接受けることができる様になっている。 - 特許庁
  • When a canceling request of the low-consumption power mode is generated in the case where the DRAM and an access means for accessing the DRAM are in the low-consumption power mode, the low-consumption power mode of the DRAM is canceled, and the low-consumption power mode of the access means is canceled, and then the DRAM is accessed.
    ＤＲＡＭとこのＤＲＡＭをアクセスするアクセス手段とが低消費電力モードであるときに、低消費電力モードの解除要求が発生すると、上記ＤＲＡＭの低消費電力モードを解除し、上記アクセス手段の低消費電力モードを解除し、この後に、上記ＤＲＡＭをアクセスするものである。 - 特許庁
  • After a DRAM controller sequencer 22 has latched the predetermined number of addresses to a DRAM to forward a data to a FIFO according to low priority or high priority of a request, a display FIFO module revalues the FIFO data level, and judges whether the FIFO data level is still lower than or equal to either of a low threshold or a high threshold.
    低優先度または高優先度リクエストに従ってデータを FIFO へ転送するため DRAM コントローラ・シーケンサ２２が予め決められた数のアドレスを DRAM へラッチした後、表示 FIFO モジュールは FIFO データレベルを再評価し、FIFO データレベルが低閾値または高閾値の値の一方よりまだ低いかまたは等しいかを判定する。 - 特許庁
  • The patterns for a DRAM device 5 and the memory hybrid logic device 9a are arranged, and by using a mask 3 where the occupation ratio of the pattern of the DRAM device 5 to the memory consolidation logic device 9a is set almost equal to the aperture ratio of the DRAM device at etching a substrate 4, the etching recipe of the DRAM device is used in common.
    ＤＲＡＭ装置５とメモリ混載ロジック装置９ａとのパターンが設けられ、メモリ混載ロジック９ａに対するＤＲＡＭ装置５の占有するパターン比率が、基板４をエッチングする際のＤＲＡＭ装置の開口率とほぼ等しくなるよう設定したマスク３を用いることによりＤＲＡＭ装置のエッチングレシピの共有化をはかる。 - 特許庁
  • A sense amplifier of a synchronous DRAM is provided with an over-drive control circuit 14.
    シンクロナスＤＲＡＭのセンスアンプには、オーバドライブ制御回路１４が設けられている。 - 特許庁
  • Manufacturing material cost is minimized by using a dram can for a body.
    本体にドラム缶を使用することにより、製作材料費用を低くおさえた。 - 特許庁
  • STRUCTURE AND METHOD FOR IMPLEMENTING POWER SAVING IN ADDRESSING OF DRAM ARCHITECTURE
    ＤＲＡＭアーキテクチャのアドレッシング中に節電を実施するための構造及び方法 - 特許庁
  • The above device can be used as a memory element within a flash memory or a DRAM.
    前記デバイスは、フラッシュメモリあるいはＤＲＡＭ内のメモリ要素として使用できる。 - 特許庁
  • Four DRAM 11, 12, 13, 14 are incorporated in a semiconductor chip 10.
    半導体チップ１０には、４つのＤＲＡＭ１１，１２，１３，１４が搭載されている。 - 特許庁
  • ONE-TRANSISTOR TYPE DRAM TYPE MEMORY CELL, MANUFACTURING METHOD THEREOF AND INTEGRATE CIRCUIT
    １トランジスタ型ＤＲＡＭタイプメモリセル及びその製造方法並びに集積回路 - 特許庁
  • The moving picture and audio data are written in a DRAM 9 via a memory controller 5.
    動画およびオーディオデータは、メモリコントローラ５を介してＤＲＡＭ９に書込まれる。 - 特許庁
  • A needle-like body of silicon crystal 11 is formed for each memory unit of a DRAM.
    ＤＲＡＭの各メモリ単位にシリコン結晶の針状体１１を形成する。 - 特許庁
  • To properly perform a refresh operation according to the status of the use of each DRAM.
    各ＤＲＡＭの使用状況に応じて適切にリフレッシュ動作を実行する。 - 特許庁
  • To provide a DRAM array employing a small vertical transistor of bitline capacitance.
    ビット線キャパシタンスの小さな垂直トランジスタを用いたＤＲＡＭアレイを提供する。 - 特許庁
  • TWO PHASE PRE-CHARGE CIRCUIT, AND CANCEL CIRCUIT FOR CURRENT AT STANDBY OF SHORT CIRCUIT OF DRAM
    二相プリチャージ回路及びＤＲＡＭ素子ショート待機時電流のキャンセル回路 - 特許庁
  • The synchronous-type flash memory device shares a system bus with the synchronous-type DRAM device.
    同期型フラッシュメモリ装置は同期型ＤＲＡＭ装置とシステムバスとを共有する。 - 特許庁
  • DIRECT WRITING SYSTEM AND METHOD OF DRAM USING PFET BIT SWITCH
    ＰＦＥＴビットスイッチを使用するＤＲＡＭの直接書き込みシステムおよび方法 - 特許庁
  • To perform initialization processing of a DRAM while stably operating a DLL circuit.
    ＤＬＬ回路を安定動作させつつＤＲＡＭの初期化処理を実行すること。 - 特許庁
  • Next, an isolation region is formed in the trench at either side of the DRAM cells.
    次に、ＤＲＡＭセルのいずれかの側のトレンチ内に分離領域が形成される。 - 特許庁
  • "Homura tatsu (Standing Flame) (NHK Taiga drama series)"(1993, NHK Taiga dram series from July 1993 - March 1994, portrayed by Yosuke SAITO).
    『炎立つ(NHK大河ドラマ)』（1993年NHK大河ドラマ7月～翌年3月）演：斉藤洋介 - Wikipedia日英京都関連文書対訳コーパス
  • Data of 256 bits are transferred from the DRAM 11 to the cache memory 12 at a time.
    ＤＲＡＭ１１からキャッシュメモリ１２への２５６ビットのデータを一度に転送する。 - 特許庁
  • To reduce power consumption of a semiconductor integrated circuit to which a DRAM is connected.
    ＤＲＡＭが接続される半導体集積回路の低消費電力化を図る。 - 特許庁
  • Then, both the program information and the data are developed in the DRAM (2)10.
    そしてＤＲＡＭ（２）１０にはプログラム情報とデータの両方が展開される。 - 特許庁
  • ANTI-FUSE REPAIR CONTROL CIRCUIT AND SEMICONDUCTOR DEVICE INCLUDING DRAM HAVING THE SAME
    アンチヒューズリペア制御回路およびそれを有するＤＲＡＭを含む半導体装置 - 特許庁
  • WORD LINE STRUCTURE UNIT OF DRAM CELL CAPABLE OF MINIATURIZATION AND MANUFACTURE THEREOF
    ＤＲＡＭセルのための小型化可能なワ—ド線路構造体およびその製造法 - 特許庁
  • The trench capacitors C are arranged and formed over the region of a DRAM cell array.
    トレンチキャパシタＣは、ＤＲＡＭセルアレイの領域を越えて配列形成されている。 - 特許庁
  • METHOD FOR MANUFACTURING INTEGRATED CIRCUIT HAVING EMBEDDED DRAM AND LOGICAL UNIT
    埋め込まれたＤＲＡＭおよび論理装置を有する集積回路の製造方法 - 特許庁
  • To prevent crosstalk noise between adjacent bit lines in a dual port DRAM.
    デュアルポートＤＲＡＭにおいて隣接するビット線間でのクロストークノイズを防止する。 - 特許庁
  • Gate electrodes 125 and 126 for the logical device and the DRAM are formed.
    論理デバイス用およびＤＲＡＭデバイス用のゲート電極１２５、１２６を形成する。 - 特許庁
  • MERGED CAPACITOR AND CAPACITOR CONTACT PROCESS FOR CONCAVE SHAPED STACKED CAPACITOR DRAM
    凹形のスタック型キャパシタＤＲＡＭ用の、合体型キャパシタおよびキャパシタ・コンタクト・プロセス - 特許庁
  • The technology makes these DRAMs virtually immune to radiation-induced errors.
    その技術により, これらの DRAM では宇宙線によるエラーは事実上起こらない - 研究社 英和コンピューター用語辞典
  • To provide a method of manufacturing a DRAM device having an SOI structure.
    ＳＯＩ構造を有するＤＲＡＭ装置及びその製造方法を提供する。 - 特許庁
  • For example, when the temporal length of the designated repetitive playback section is shorter than the temporal length of the prescribed storage capacity of the DRAM 12, repetitive playback processing within the DRAM using recorded data once accumulated in the DRAM 12 is performed.
    例えば、指定繰り返し再生区間の時間的長さが、ＤＲＡＭ１２の所定記憶容量分の時間的長さよりも短いときには、ＤＲＡＭ１２内に一度溜め込まれた記録データを用いたＤＲＡＭ内繰り返し再生処理を実行する。 - 特許庁
  • To prevent the decrease of a data transfer speed depending upon a test data bus for single-DRAM-part evaluation and to suppress an increase in the number of pads for testing the single DRAM part as to the semiconductor storage device having an MPU and a secondary cache DRAM on one chip.
    ＭＰＵと２次キャッシュ用ＤＲＡＭとを１チップ化した半導体記憶装置において、ＤＲＡＭ部単体評価のためのテスト用データバスに基づくデータ転送速度の低下を防止し、ＤＲＡＭ部単体テスト用のパッド数の増加を抑制する。 - 特許庁
  • To provide a power-gating technique for a column readout amplifier for a DRAM device and a device in which a embedded type DRAM are incorporated and which employs a power-down (or sleep) operation mode.
    ＤＲＡＭ装置、および埋込み型ＤＲＡＭを組込んでパワーダウン（またはスリープ）動作モードを取入れた装置のための、列読出し増幅器のパワーゲーティング技術を提供する。 - 特許庁
  • To provide a memory system capable of reading data at high speed without using DRAM.
    ＤＲＡＭを用いずに、データの高速な読み出しが可能なメモリシステムを提供する。 - 特許庁
  • In the case that the CPU 18 is not subjected to PAUSE control, when a certain amount of data are stored in the DRAM 19, the CPU reads data from the DRAM 19 and records the data into the disk 9.
    ＣＰＵ１８は、ＰＡＵＳＥ制御されていない場合、所定量のデータをＤＲＡＭ１９に蓄積すると、ＤＲＡＭ１９からデータを読み込み、ディスク９に記録する。 - 特許庁
  • To provide a structure of a storage element matrix in which highly densely DRAM storage elements each employing a fin-type FET are spread like a matrix, and a manufacturing method thereof.
    本発明は、高密度な、fin型FETを用いたDRAMの記憶素子を行列状態に敷きつめた記憶素子マトリックスの構造及びその製造方法を提供することを目的とする。 - 特許庁
  • Data are transferred at one block unit from the DRAM 4 to an SRAM 5 for data.
    ＤＲＡＭ４からデータが１ブロック単位でデータ用のＳＲＡＭ５に転送される。 - 特許庁
  • As a result, the movable side dram 44 rotates against a fixed side dram for forming a clearance on the roll element, into which a steel plate can be inserted, or closing the clearance.
    この結果、固定側ドラムに対して可動側ドラム４４が回動し、巻き取りロール体４に鋼板を挿入可能な隙間を形成し、あるいはその隙間を閉鎖する。 - 特許庁
  • The semiconductor memory 100, which is a cache DRAM, is provided with a main memory (a DRAM) 10, a cache memory (a SRAM) 11 and a control circuit 25 which controls cache operations.
    キャッシュＤＲＡＭである半導体記憶装置１００は、メインメモリ（ＤＲＡＭ）１０と、キャッシュメモリ（ＳＲＡＭ）１１と、キャッシュ動作を制御するための制御回路２５とを備える。 - 特許庁
  • The still picture and audio data are written in a DRAM 9 via a memory controller 5.
    静止画およびオーディオデータは、メモリコントローラ５を介してＤＲＡＭ９に書込まれる。 - 特許庁
  • In this test, the DRAM 11, 12, 13 having a short test time are tested in serial, the DRAM 14 having the longest test time is tested in parallel to this serial test.
    この試験は、試験時間の短いＤＲＡＭ１１，１２，１３をシリアルに試験し、このシリアルな試験に平行して試験時間の最も長いＤＲＡＭ１４をパラレルに試験する。 - 特許庁
  • To provide a DRAM equipped with a trench capacitor and a storage node and manufacturing method thereof, where the DRAM can be prevented from increasing in contact resistance, and crystal defects can be prevented from occurring.
    コンタクト抵抗の増加及び結晶欠陥の発生を防止することが可能なトレンチキャパシタ及びストレージノードを有するＤＲＡＭ及びその製造方法を提供する。 - 特許庁
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