「dRAM」を含む例文一覧(1880)
＜前へ 1 2 3 4 5 6 7 8 9 10 11 .... 37 38 次へ＞- STRESS TEST METHOD FOR MEMORY CELL OXIDE FILM OF DRAM
ＤＲＡＭのメモリセル酸化膜のストレステスト方法 - 特許庁 - MANUFACTURE FOR HIGH DENSITY DRAM CAPACITOR STRUCTURE
高密度ＤＲＡＭキャパシター構造の製造方法 - 特許庁 - SYNCHRONOUS DRAM CONTROLLER AND ITS CONTROL METHOD
シンクロナスＤＲＡＭコントローラおよびその制御方法 - 特許庁 - DOUBLE DATA RATE SYNCHRONOUS DRAM INTEGRATED CIRCUIT DEVICE
ダブルデ—タレ—ト同期式ＤＲＡＭ集積回路装置 - 特許庁 - The VRAM 336 is a DRAM for instance.
このＶＲＡＭ３３６は、例えばＤＲＡＭである。 - 特許庁 - SYNCHRONOUS DRAM CONTROL DEVICE AND CONTROL METHOD
シンクロナスＤＲＡＭ制御装置及び制御方法 - 特許庁 - VERY SMALL DRAM CELL AND FORMING METHOD THEREOF
超小型ＤＲＡＭセルおよびその作成方法 - 特許庁 - SELF-PLANARIZING DRAM CHIP AVOIDING EDGE PEEL OFF
縁の剥落を避ける自己平坦化ＤＲＡＭチップ - 特許庁 - To provide a method for forming a self-aligned contact pad in DRAM manufacture using a damascene process.
ダマシン工程を利用したDRAM製造において自己整合コンタクトパッド形成方法を提供する。 - 特許庁 - a unit of capacity in the Imperial system of weights and measures, called a dram
ドラムという容量のヤードポンド法単位 - EDR日英対訳辞書 - DRAM OF COB STRUCTURE AND MANUFACTURE THEREOF
ＣＯＢ構造のＤＲＡＭ及びその製造方法 - 特許庁 - To reduce the time required for DRAM refresh.
ＤＲＡＭのリフレッシュに要する時間を短縮する。 - 特許庁 - In the case where the cache (126) is DRAM, the waiting time is less than that of a conventional DRAM cache/processor construction, but a density higher than that available in the case of using a SRAM cache can be provided.
キャッシュ(126)がDRAMである場合、従来のDRAMキャッシュ／プロセッサ構成よりも待ち時間が少なく、それでもなおSRAMキャッシュを使用した場合に利用できる密度よりも高い密度を提供することができる。 - 特許庁 - CAPACITORLESS DRAM AND METHODS OF MANUFACTURING AND OPERATING THE SAME
キャパシタレスＤＲＡＭ、その製造及び動作方法 - 特許庁 - NON-VOLATILE DRAM HAVING FERROELECTRIC CAPACITOR
強誘電体キャパシタを備えた不揮発性ＤＲＡＭ - 特許庁 - Hereby, when the DR-M 24 is not used for the display device 26, all the time capable of utilizing the DRAM 24 can be utilized by the other device except the display device 26.
これにより、DRAMが表示装置に使用されていないとき、DRAM利用可能時間のすべてを表示装置以外の他の装置が利用することが可能になる。 - 特許庁 - To provide a semiconductor memory for easily testing a DRAM of a cache DRAM.
キャッシュＤＲＡＭにおけるＤＲＡＭ部のテストを容易に行なうことができる半導体記憶装置を提供する。 - 特許庁 - To screen a retention defect caused by the fact that a data holding time varies like random telegraph noise in DRAM.
DRAMにおいて、データ保持時間がランダム・テレグラフ・ノイズ的に変化してリテンション不良となるものをスクリーニングする。 - 特許庁 - DRAM OF SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME
半導体素子のＤＲＡＭ及びその製造方法 - 特許庁 - In addition to a conventional DRAM configuration, an address history control unit 10 is attached to ad address counter 8.
従来DRAMの構成に加えて、アドレスカウンタ８に付随してアドレス履歴管理ユニット１０が設けられている。 - 特許庁 - HIGHLY INTEGRATED DRAM CELL CAPACITOR AND MANUFACTURE THEREOF
高集積ＤＲＡＭセルキャパシタ及びその製造方法 - 特許庁 - DRAM-TYPE MEMORY SYSTEM AND MEMORY MANAGEMENT CONTROL METHOD
ＤＲＡＭ型メモリシステムおよびメモリ管理制御方法 - 特許庁 - To increase a signal amount of a memory cell (DRAM memory cell or the like) constituting a semiconductor device (DRAM or the like).
半導体装置（ＤＲＡＭ等）を構成するメモリセル（ＤＲＡＭメモリセル等）の信号量を増加させる。 - 特許庁 - To unnecessitate supplying refresh-operation to a DRAM cell from the outside of a DRAM circuit section.
ＤＲＡＭセルに対するリフレッシュ動作を、ＤＲＡＭ回路部の外部から供給する必要がないようにする。 - 特許庁 - OUTPUT CIRCUIT AND SYNCHRONOUS DRAM USING THE SAME
出力回路及びこれを用いた同期型ＤＲＡＭ - 特許庁 - The image data stored in the DRAM 7a is transferred to a DRAM 7b by a DMA controller 5.
ＤＲＡＭ７ａに格納された画像データは、ＤＭＡコントローラ５によってＤＲＡＭ７ｂに転送される。 - 特許庁 - STORAGE AND MOVEMENT OF DRAM DATA FOR NETWORK PROCESSOR
ネットワーク・プロセッサのためのＤＲＡＭデータ記憶及び移動 - 特許庁 - To provide a circuit and a method of sense amplifier useful for embedding DRAM together with other logic or memory functions especially in an integrated circuit, in a sense amplifier for DRAM memories which brings about reduction of distortion in a control signal.
制御信号におけるひずみの減少をもたらすDRAMメモリ用のセンス増幅器であって、特に集積回路内で、他のロジックやメモリ機能と共にDRAMを埋め込むのに有用なセンス増幅器の回路と方法を提供する。 - 特許庁 - METHOD FOR ENHANCING ELECTRODE SURFACE AREA IN DRAM CELL CAPACITOR
ＤＲＡＭセルキャパシタの電極表面積拡大方法 - 特許庁 - At the timing of (n+4)th clock, a DMA controller outputs an address (address D2) next to a DRAM leading address through a system bus to a DRAM, reads data B from the address D2 and outputs them through the system bus to a SRAM 33.
第（ｎ＋４）クロックのタイミングにおいて、DMAコントローラは、DRAMに、システムバスを介して、DRAM先頭アドレスの次のアドレス（アドレスD2）を出力するとともに、アドレスD2からデータBを読み出させ、システムバスを介して、SRAM３３に出力させる。 - 特許庁 - MANUFACTURE OF TRENCH DRAM CAPACITOR EMBEDDED PLATE
トレンチＤＲＡＭキャパシタ埋め込みプレートを製作する方法 - 特許庁 - Print image data PD is stored in a DRAM.
ＤＲＡＭに印刷イメージデータＰＤが格納されている。 - 特許庁 - Such a stack capacitor is applied for a DRAM.
このようなスタックキャパシターはＤＲＡＭ用に適用される。 - 特許庁 - To reduced the access time to a DRAM when a plotting is performed.
描画時のＤＲＡＭへのアクセス時間を改善する。 - 特許庁 - DRAM CONSOLIDATION ASIC CHIP PRODUCT AND SEMICONDUCTOR DEVICE
ＤＲＡＭ混載ＡＳＩＣのチップ製品と半導体装置 - 特許庁 - CAPACITORLESS DRAM AND METHODS OF MANUFACTURING AND OPERATING THE SAME
キャパシタレスＤＲＡＭ及びその製造及び動作方法 - 特許庁 - DC BURN-IN TEST OF DRAM WITH SELF-REFRESH FUNCTION
自己リフレッシュ機能付きＤＲＡＭのＤＣバ—ンイン・テスト - 特許庁 - WORD LINE DRIVER FOR DRAM EMBEDDED IN LOGIC PROCESS
ロジックプロセスで埋め込まれたＤＲＡＭのためのワード線ドライバ - 特許庁 - METHOD FOR MANUFACTURING DRAM MIXTURE LOADING SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE
ＤＲＡＭ混載半導体集積回路装置の製造方法 - 特許庁 - INTEGRATED CIRCUIT DEVICE INCLUDING VERTICAL DRAM AND MANUFACTURING METHOD THEREFOR
垂直ＤＲＡＭを含む集積回路デバイスとその製法 - 特許庁 - INTEGRATED CIRCUIT CHIP, ITS OPERATING METHOD AND DRAM
集積回路チップ及びその操作方法並びにＤＲＡＭ - 特許庁 - In the case of outputting a 2nd synchronous DRAM packet stream from a 1st synchronous DRAM, the 1st synchronous DRAM outputs a data enable signal synchronously with the packet stream.
第１のシンクロナスＤＲＡＭから第２のシンクロナスＤＲＡＭパケット列を出力する際に、第１のシンクロナスＤＲＡＭは、パケット列に同期してデータイネーブル信号を出力する。 - 特許庁 - The PDPRAM (partial dual port random access memory) 20 is composed of a clock synchronization SRAM (static random access memory) interface (IF) 21, a DRAM cell array 22, a dual port DRAM cell array 23, and a DRAM cell array 24.
ＰＤＰＲＡＭ２０は、クロック同期ＳＲＡＭインタフェース（ＩＦ）２１と、ＤＲＡＭセルアレイ２２と、デュアル・ポートＤＲＡＭセルアレイ２３と、ＤＲＡＭセルアレイ２４とから構成されている。 - 特許庁 - FLASH MEMORY BY IDENTICAL CELL STRUCTURE AND DRAM HYBRID CIRCUIT
同一セル構造によるフラッシュメモリとＤＲＡＭ混載回路 - 特許庁 - DRAM, INPUT CONTROL CIRCUIT AND INPUT CONTROL METHOD
ＤＲＡＭ、入力制御回路、及び入力制御方法 - 特許庁 - SEMICONDUCTOR DEVICE COMPRISING DRAM AND NON-VOLATILE MEMORY
ＤＲＡＭと不揮発性メモリとが混載された半導体装置 - 特許庁 - The DRAM cell array 22 is accessed only from the CPU 14.
ＤＲＡＭセルアレイ２２は、ＣＰＵ１４のみからアクセスされる。 - 特許庁 - DRAM STRUCTURE HAVING DEEP TRENCH BASE AND MANUFACTURING METHOD THEREFOR
深いトレンチ・ベ—スのＤＲＡＭ構造及びその製造方法 - 特許庁 - A display FIFO module 12 brings out requests of low precedence and high precedence to a DRAM controller sequencer 22, for loading display data to be transmitted to a display device 26 on the FIFO.
表示FIFOモジュールは、表示装置に転送する表示データをFIFOにロードするため、DRAMアクセスを要求する低優先度および高優先度リクエストをDRAMコントローラ・シーケンサに発行する。 - 特許庁 - DRIVING CIRCUIT FOR NONVOLATILE DRAM AND ITS DRIVING METHOD
不揮発性ＤＲＡＭの駆動回路及びその駆動方法 - 特許庁
- 特許庁
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