「decoder」を含む例文一覧(7054)
＜前へ 1 2 .... 112 113 114 115 116 117 118 119 120 .... 141 142 次へ＞- To provide a semiconductor memory device which enables to construct a hierarchical input/output line structure regardless of the number of sub-arrays, to reduce a chip size, and to retain the continuity among a memory cell array, a bit line sense amplifier, and a column decoder.
サブアレイの数に関係なく階層型入出力ライン構造を構成でき、チップサイズを小さくすることができ、しかもメモリセルアレイ、ビットラインセンス増幅器およびカラムデコーダの連続性を保持できる半導体メモリ装置を提供する。 - 特許庁 - A channel signal, which is extracted by the IF filter for high-definition television signal 15, is converted into a signal of further lower frequencies by a fourth mixer 39, and is then decoded by a decoder for a high-definition television signal 50.
高精細テレビジョン信号用ＩＦフィルタ１５で抽出されたチャンネル信号は、第４のミクサ３９でさらに低い周波数帯の信号に変換された後、高精細テレビジョン信号用復調器５０で復調される。 - 特許庁 - Consequently, a local decoder, such as a dequantization part and an inverse orthogonal converter, etc. can be eliminated, the configuration of the image coding device is simplified, an operation cost is reduced, and image information can be encoded in high precision.
これにより、逆量子化部や逆直交変換部などの局部復号器を削除することができ、画像符号化器の構成を簡略化して演算コストを低減し、かつ、高い精度で画像情報を符号化することができる。 - 特許庁 - Based on a detection result of the blank portion by the decoder section 12A, 12B, a blank skip section 18A, 18B performs control so that only a portion, other than the blank portion, of the decompressed data is subjected to image processing by an image processing section 20A, 20B.
ブランクスキップ部１８Ａ、１８Ｂは、デコーダ部１２Ａ、１２Ｂによるブランク部分の検出結果に基づいて、解凍データの、該ブランク部分以外の部分のみが画像処理部２０Ａ，２０Ｂで画像処理されるように制御する。 - 特許庁 - An inverse convolution decoder 120 receives the code series, convolutes the received code series by a 2nd generation-matrix determined on the basis of the 1st generation-matrix, adds the convoluted result to the code series by a module 2 and outputs an uncorrected decoded signal.
逆畳み込み復号器１２０は、この符号系列を受信し、第１の生成行列に基づいて定められる第２の生成行列で畳み込みを行い、それをモジュロ２で加算して訂正前復号信号を出力する。 - 特許庁 - On the other hand, the JPEG decoder 6 changes a decoding range in accordance with a controlled variable of AGC being supplied to the tuners 3, 4 to reduce a resolution of video reproduction, so that image distortion is prevented even in the weak electric field region.
一方、ＪＰＥＧデコーダ６は、チューナ３、４に供給されているＡＧＣの制御量に応じて復号範囲を変更することにより、映像再生の解像度を下げ、弱電界領域であっても画像の乱れを防止する。 - 特許庁 - If the music is reproduced in the state that the terminal 1 is placed on the base 3, the music data generated by a music data decoder 24 is input from a charging terminal (+) 22 of the terminal 1 to a charging terminal (+) 33 of the base 3.
この充電台３に載せた状態で音楽を再生する場合、音楽データデコーダ部２４で再生された音楽データは携帯電話端末１の充電端子（＋）２２から充電台３の充電端子（＋）３３へと入力される。 - 特許庁 - A subtractor 113 and an error calculation section 114 calculate an error between the received signal and the false signal and a decoder 115 conducts series estimate according to a Viterbi algorithm by using the error for a branch metric to decode a received data series.
減算器１１３及び誤差算出部１１４にて、受信信号と疑似信号との誤差量を計算し、復号器１１５にて、誤差量をブランチメトリックとして、ビタビアルゴリズムにより系列推定を行い、受信データ系列を復号する。 - 特許庁 - A digital filter circuit 1 includes a sampling circuit 11, an EXOR circuit 12, a clock gating circuit 18, a reset control circuit 13, a counter circuit 14, a filter time setting circuit 17, a comparison circuit 15, a decoder circuit 16, and a flip-flop 24.
デジタルフィルタ回路１は、サンプリング回路１１、ＥＸＯＲ回路１２、クロックゲーティング回路１８、リセット制御回路１３、カウンタ回路１４、フィルタ時間設定回路１７、比較回路１５、デコーダ回路１６、及びフリップフロップ２４が設けられる。 - 特許庁 - When the stream has a seamless boundary at which a seamless connection has been made with priority given to the video frames, the audio decoder section 12 skips m frames immediately after the seamless boundary without decoding the m frames (where the number m is an integer equal to or higher than 1).
ストリームが映像フレーム優先でシームレス接続されたシームレス境界を有する場合、音声デコード部１２は、音声フレームのうちシームレス境界の直後のｍ（ｍは１以上の整数）個のフレームを、デコードせずにスキップする。 - 特許庁 - A switch circuit connects a high level voltage line for supplying the high level voltage to the first word decoder to a boosting voltage line in a first period including the active period, and connects the line to an inner voltage line in a period other than the first period.
スイッチ回路は、第１ワードデコーダに高レベル電圧を供給するための高レベル電圧線を、アクティブ期間を含む第１期間に昇圧電圧線に接続し、第１期間を除く期間に内部電圧線に接続する。 - 特許庁 - A reading means 11b reads the pictures stored at the decided storing positions by the IFO analyzer 13 from the recording medium, and a decoder 15 decodes them one after another to show the picture to be shown among them.
ＩＦＯ解析１３により判断された格納位置に格納されたピクチャは、読み出し手段１１ｂにより前記記録媒体から読み出され、デコード部１５により順次デコードされ、その内の表示すべきピクチャが表示される。 - 特許庁 - The drive 21 is connected to an SCSI interface 16 and an MPEG stream is speed-variably transferred to an MPEG2 decoder 18 mounted on a system board by using a data buffer 162 in the interface 16.
ＳＤ−ＲＯＭドライブ２１はＳＣＳＩインタフェース１６に接続されており、そのＳＣＳＩインタフェース１６のデータバッファ１６２を利用して、ＭＰＥＧストリームがシステムボード上のＭＰＥＧ２ デコーダ１８に可変速転送される。 - 特許庁 - In the lead-in area, mutual authentication key information is further recorded to execute mutual authentication between a reader for reading the scrambled data and a decoder including a descrambling circuit for descrambling the scrambled data.
リードイン領域には、スクランブルされたデータを読み出す読み出し装置とスクランブルされたデータをデスクランブルするデスクランブル回路を含むデコード装置との間で相互認証を行うための相互認証鍵情報がさらに記録されている。 - 特許庁 - By the combination of "H" or "L" given to the CNTA30 and CNTB31 of the read address generating decoder 33, a particular value stored in the storage device 24 can be read and the modulation signal can be outputted in which an input to the modulator is fixed to a certain value.
読出アドレス生成デコーダ３３のＣＮＴＡ３０，ＣＮＴＢ３１に与える「Ｈ」か「Ｌ」の組合せで、記憶装置２４に記憶の特定値を読み出し、変調器への入力をある値に固定した変調信号を出力する。 - 特許庁 - Data is written in a memory array during first write-in operation by using a row enable signal (row decoder 305) and a write-in data signal (write- in driver 315) generated at a first phase (a first clock phase) of a clock signal.
クロック信号の第１の位相（第１のクロック位相）において発生される行イネーブル信号（行デコーダ３０５）及び書き込みデータ信号（書き込みドライバ３１５）を用いて、データが第１の書き込み動作中にメモリアレイに書き込まれる。 - 特許庁 - The decoder (60, 30) determines a broadcast programming time segment associated with a desired program related text message and identifies program related text message data occurring in the determined broadcast programming time segment.
デコーダ（６０、３０）は、所望のプログラム関連テキスト・メッセージに関連付けられた放送プログラム編成の時間セグメントを決定し、決定された放送プログラム編成の時間セグメントで発生するプログラム関連テキスト・メッセージのデータを識別する。 - 特許庁 - In the CA buffer, the corresponding word is stored in a packet unit while including a control word, and a packet that is arbitrated by the arbiter and outputted from the CA buffer to a CA module is descrambled and then outputted in a viewable form via a decoder.
ＣＡバッファには、コントロールワードを含んでパケット単位で保存され、アービタの仲裁を受けてＣＡバッファからＣＡモジュールに出力されたパケットは、デスクランブルされた後にデコーダを介して視聴可能な形態で出力される。 - 特許庁 - To enable sharing a row decoder decoding an address of a bock being an object of write-in and erasure of data by a plurality of memory cell arrays, in a NAND type EEPROM.
本発明は、ＮＡＮＤ型ＥＥＰＲＯＭにおいて、データの書き込みおよび消去の対象となるブロックのアドレスをデコードするロウデコーダを、複数のメモリセルアレイで共有できるようにすることを最も主要な特徴としている。 - 特許庁 - A soft output decoding circuit 90 in an element decoder comprises a circuit 156 for calculating a logarithmic likelihood Iγ representing a probability γ determined by the output pattern and receiving value of a code logarithmically for each receiving value.
要素復号器における軟出力復号回路９０は、受信値毎に、符号の出力パターンと受信値により決定される確率γを対数表記した対数尤度Ｉγを算出するＩγ算出回路１５６を備える。 - 特許庁 - This processor 10 prefetches a series of instructions by a prefetcher 13 for a main program and predecodes them by a predecoder 14, and they are supplied to a decoder 12 and an execution unit 11 via a multiplexer 18 to perform a desired process.
プロセッサ装置１０においては、一連のインストラクションがメインプログラム用プリフェッチャ１３でプリフェッチされ、プリデコーダ１４でプリデコードされ、マルチプレクサ１８を介してデコーダ１２および実行ユニット１１に供給され所望の処理が行われる。 - 特許庁 - The contract change information, such a channel number wanted to make a new flat contract, is input, and when it is reserved in an EEPROM 24 of a security module 9, a decoder 8 transmits the contract change information to a transmission-side system.
新たなフラット契約を希望するチャンネル番号などの契約変更情報を入力し、セキュリティモジュール９のＥＥＰＲＯＭ２４に記憶されると、デコーダ８は、この契約変更情報を、送信側システムに送信する。 - 特許庁 - The reproduction code signal from the remote controller for the VTR 4 is received by a remote control receiver 2d of the TV receiver 2, and the control unit 20 decodes the received reproduction code signal by a decoder 21, stores it in a memory 22 for storing.
このＶＴＲ用リモコン４からの再生コード信号をＴＶ受像機２のリモコン受信部２ｄにより受信し、制御部２０は、受信した再生コード信号をデコーダ２１によりデコードしてメモリ２２に格納して記憶する。 - 特許庁 - The data of a compressed audio data recording section 1 for recording the compressed audio data, such as, for example, MP3, is read in, and tag information on ID3 etc., is captured by a system decoder 3 and the data is previously registered into a recorded music information registration section 7.
例えばＭＰ３等の圧縮オーディオデータを記録する圧縮オーディオデータ記録部１のデータを読み込み、システムデコーダ３でＩＤ３等のタグ情報を取り込んで収録曲情報登録部７にこれらのデータを登録しておく。 - 特許庁 - While the instruction execution of the stored instruction string is repeated, the instruction of the instruction string is supplied from the instruction buffer to the instruction decoder, and when the instruction execution of the instruction string is stopped, the storage of the instruction column is released.
保持した命令列の命令実行が繰り返される間は当該命令列の命令を命令バッファから命令デコーダに供給し、当該命令列の命令実行から抜けるとき当該命令列の保持を解除する。 - 特許庁 - A sub-screen processing part 212 reduces data in the future or the past by predetermined time corresponding to a sub-screen, decoded by a second decoder 202, converts the data into data for sub-screen display and outputs it as a sub-screen.
副画面処理部２１２は、第２デコーダ２０２によってデコードされた、副画面に相当する所定の時間だけ未来、あるいは過去のデータを縮小して副画面表示用データに変換して副画面として出力する。 - 特許庁 - The output of the AND circuit 4 is at a low level only in the duration of outputting a reading signal (RD) from a CPU 2 and sending a chip select signal (CS) from an address decoder 3 and at a high level (+V) in other durations.
アンド回路４の出力側は、ＣＰＵ２が読み出し信号（ＲＤ）を出力し、かつアドレスデコーダ３がチップセレクト信号（ＣＳ）を送出している期間のみローレベルとなり、それ以外の期間はハイレベル（＋Ｖ）になっている。 - 特許庁 - A JPEG 2000 coding section 266 creates an ROI mask for reflecting the ROI information, and generates a code stream having ROI from the image data so that decoding can be made by a decoder conforming to JPEG2000.
ＪＰＥＧ２０００符号化部２６６は、ＲＯＩ情報を反映させたＲＯＩマスクを作成し、ＪＰＥＧ２０００に準拠した復号器で復号できるように、画像データからＲＯＩを有する符号ストリームを生成する。 - 特許庁 - A semiconductor switch circuit comprises: a switch unit 1, a decoder unit 3, a driver unit 2, a DC-DC converter 5, a first filter circuit 9n, a first filter bypass circuit 10, and a first bypass control circuit 11a.
本発明の実施形態の半導体スイッチ回路は、スイッチ部１、デコーダ部３、ドライバ部２、ＤＣ−ＤＣコンバータ５、第１のフィルタ回路９ｎ、第１のフィルタバイパス回路１０、及び第１のバイパス制御回路１１ａを備える。 - 特許庁 - Each syndrome computing unit 2-t provided in a reed solomon decoder has an adder 13 which accumulates values obtained by multiplying exponents of a primitive element of a Galois field and a delayer 11 which stores intermediate steps of accumulation.
リード・ソロモン復号装置に設けられている各シンドローム演算器２-ｔは、ガロア体の原始元のべき乗を乗算した値を累積加算する加算器１３と、その累積加算の途中経過を格納する遅延器１１とを有する。 - 特許庁 - To obtain a computer of small-scale constitution which can be realized by a single arithmetic operation element, an instruction fetch having only subinstruction width, and an instruction decoder by executing instructions sequentially in subinstruction units constituting the main instruction.
メイン命令を構成するサブ命令単位にシーケンシャルに命令を実行することにより、単一の演算器およびサブ命令幅だけの命令フェッチおよび命令デコーダの構成で、実現可能な小規模構成の計算機を得る。 - 特許庁 - To provide a digital signal decoder which realizes minimizing a decoding impossible area occurring when time-varying structure cannot be controlled in the case of performing Viterbi decoding by using a trellis having the time-varying structure.
時変構造を持つトレリスを用いてビタビ復号を行う際に時変構造の制御が正常に行えなくなった場合に生じる復号不能領域を最小限に抑えることが可能となるディジタル信号復号装置を提供する。 - 特許庁 - When the encoding/decoding system performs encoding, the common RS encoder/decoder 404 generates a parity code constituted of 2T-pieces of symbols by using the generated polynomial of an RS code and outputs a code word constituted of N-pieces of symbols.
符合化／復号化システムが符号化を行っているとき、共用ＲＳエンコーダ／デコーダ４０４はＲＳコードの生成多項式を用いて２Ｔ個のシンボルからなるパリティ・コードを生成し、Ｎ個のシンボルからなるコードワードを出力する。 - 特許庁 - When the word line WLi through which rewrite is permitted is selected, a latch in the high voltage application decoder 40 is set, and a rewrite high voltage VPP is outputted to the corresponding word line WKi in succeeding rewrite timing.
書き換えが許可されたワード線ＷＬｉが選択されると、高電圧印加デコーダ４０内のラッチがセットされ、次の書き換えタイミングで該当するワード線ＷＬｉに書き換え用の高電圧ＶＰＰが出力される。 - 特許庁 - The decoding device of error correction code for decoding received data encoded based on repetitive operation stores the input data into a plurality of input buffers (first storage means), so that a decoder sequentially reads the stored data.
本発明では、繰り返し演算により符号化された受信データを復号する誤り訂正符号復号装置であって、入力データを複数の入力バッファ（第１の記憶手段）に記憶し、復号器により順次読み出し復号する。 - 特許庁 - The feature-quantity information of a video data in a hard disk 11 is computed by a decoder 13 and a feature-quantity extracting section 16, and an icon reflecting the feature-quantity information is generated by an icon generating section 18 and indicated to the user.
ハードディスク１１中の映像データの特徴量情報をデコーダ１３及び特徴量抽出部１６により算出し、この特徴量情報を反映したアイコンをアイコン生成部１８にて生成してユーザーに提示する。 - 特許庁 - That is, the switching from a live reproduction mode to the time shift reproduction mode is executed not by the presence of data but by time information at a pause and time information when a decoder 107 provides an output so as to attain accurate and natural switching.
すなわち、ライブ再生モードからタイムシフト再生への切り替えは、データの有無によってではなく、ポーズした時の時刻情報と、復号器１０７が出力する時刻情報に基づいて行い、正確で自然な切り替えを実現する。 - 特許庁 - To provide an image reading apparatus, an original reading control method, a program and a storage medium for reducing cost with high reduction effect on the cost while eliminating the need for a D/A convertor and an address decoder circuit provided in conventional practice.
従来設置していたＤ／Ａコンバータとアドレスデコーダ回路を不要とすることで、コストの削減を実現可能とし、コスト削減効果が大きい画像読取装置、原稿読取制御方法、プログラム、及び記憶媒体を提供する。 - 特許庁 - An address decoder 120 selects a memory circuit in designated order such as a memory circuit 110a, a memory circuit 110c, a memory circuit 110b, and a memory circuit 110d in response to an address ADD<1:0> to be changed at every designated number.
所定数ずつ変化されるアドレスＡＤＤ＜１：０＞に応じて、アドレスデコーダ１２０は、記憶回路１１０ａ、記憶回路１１０ｃ、記憶回路１１０ｂ、記憶回路１１０ｄといった所定の順番で記憶回路を選択する。 - 特許庁 - The G.726 decoder 106 conducts decoding, defined in the G.726 of the ITU-T recommendation to convert the ADPCM frame data 112 into PCM system of data and outputs the data to a μ-law error correction processing part 12.
Ｇ．７２６デコーダ１０６は、ＩＴＵ−Ｔ勧告のＧ．７２６に規定された復号を行ってＡＤＰＣＭフレームデータ１１２をＰＣＭ方式のデータに変換してμ−ｌａｗ誤り補正処理部１２に出力する。 - 特許庁 - A cross-correlation detection section 28 applies cross-correlation between the mixed pulse pattern stored in the shift register 24 and a reference pulse pattern in a pulse pattern bank 25, and a pulse pattern decoder 29 reads the ID and the transmission data of the wireless tag 10.
相互相関部２８は、シフトレジスタ２４に記憶された混合パルスパターンとパルスパターンバンク２５内の参照パルスパターンとの間で相互相関を行ない、パルスパターンデコーダ２９により無線タグ１０のＩＤおよび送信データを読み取る。 - 特許庁 - MOTION IMAGE ENCODING METHOD, MOTION IMAGE DECODING METHOD, MOTION IMAGE ENCODER, MOTION IMAGE DECODER, MOTION IMAGE ENCODING PROGRAM, MOTION IMAGE DECODING PROGRAM, RECORDING MEDIUM RECORDING MOTION IMAGE ENCODING PROGRAM, AND RECORDING MEDIUM RECORDING MOTION IMAGE DECODING PROGRAM
動画像符号化方法、動画像復号方法、動画像符号化装置、動画像復号装置、動画像符号化プログラム、動画像復号プログラム、動画像符号化プログラムを記録した記録媒体、動画像復号プログラムを記録した記録媒体 - 特許庁 - To provide a dynamic image coder and a dynamic image decoder with which occurrence of image quality deterioration is prevented by enhancing a coding efficiency even when a prescribed limit is placed on a transmission information amount in a dynamic image such as a videophone system without a scene change.
シーンチェンジのないテレビ電話システム等の動画像において、伝送情報量に一定の制限が付されている場合でも、符号化効率を向上させることにより画質の劣化が生じるのを防止すること。 - 特許庁 - To provide a method of evaluating quality of a reproduction signal from a viewpoint of detection margin of a Viterbi decoder in a PRML system in which a target level is varied in accordance with the reproduction signal, and a method of evaluating quality for a signal pattern comprising combination of the minimum run lengths from the viewpoint of edge shift.
目標レベルが再生信号に応じて変化するPRML方式において，ビタビ・デコーダの検出余裕の観点から再生信号の品質を評価する方法及びそれを搭載した光ディスク装置を提供する。 - 特許庁 - To provide a decoder for convolution codes, capable of reducing trouble of calculation and the number of selection processing or decreasing the required capacity of a memory, while keeping an proper characteristic (error rate), and to provide a digital receiver using the same.
良好な復号特性（誤り率）を保ちつつ、計算手数ならびに選択処理を減らし、あるいは必要なメモリを減らすことのできる、畳込み符号の復号装置とこれを用いるディジタル受信装置を提供する。 - 特許庁 - The power supply circuit regulator 7d and the decoder regulator 7e generate the power supply voltages Vddcp, Vddbf, respectively, to supply to the nonvolatile memory 9 from the power supply voltage VCC supplied from the outside.
電源回路用レギュレータ７ｄ、およびデコーダ用レギュレータ７ｅは、外部供給される電源電圧ＶＣＣから、不揮発性メモリ９に供給される電源電圧Ｖｄｄｃｐ、電源電圧Ｖｄｄｂｆをそれぞれ生成する。 - 特許庁 - A lattice base reduction device for determining a reduced lattice for a MIMO decoder includes a data processing element operable to receive matrix information and to apply one or more data processing operations on the matrix information.
ＭＩＭＯ復号器の縮小された格子を決定するための格子基底縮小デバイスは、行列情報を受信し、前記行列情報に対し１又は複数のデータ処理を施すように動作するデータ処理要素を含む。 - 特許庁 - A demultiplexer 106 includes a buffer 105a for temporarily recording a TTS provided from the reproduction control unit 102, and provides the TTS recorded in the buffer to the TTS processing unit 105 and the decoder 108.
デマルチプレクサ１０６は、再生制御部１０２から提供されるＴＴＳを一時的に記録するバッファ１０５ａを有し、該バッファに記録されたＴＴＳを前記ＴＴＳ処理部１０５に提供すると共に、デコード部１０８に提供する。 - 特許庁 - The ALU 10 receives three signals A, B and C respectively selected by three selectors SELA, SELB and SELC as input signals, and performs a plurality of arithmetic processing according to a function control signal from a decoder 25.
ＡＬＵ１０は、３つのセレクタＳＥＬＡ、ＳＥＬＢ及びＳＥＬＣの夫々にて選択された３つの信号Ａ、Ｂ及びＣを入力信号として受け、デコーダ２５からの機能制御信号に従った複数の演算処理を行う。 - 特許庁 - To prevent malfunction immediately after the chip selection even when not only off-leak current is reduced but also leak element other than the off-leak exists in the decoder circuit of semiconductor memory device.
本発明は、半導体記憶装置のデコーダ回路において、オフリーク電流を削減するのみでなく、オフリーク以外のリーク成分がある場合でも、チップ選択直後の誤動作を防止できるようにすることを最も主要な特徴とする。 - 特許庁
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