「input buffer」を含む例文一覧(1992)
＜前へ 1 2 .... 12 13 14 15 16 17 18 19 20 .... 39 40 次へ＞- Namely, a 2nd PMOS 32 and a 1st NMOS 33, having the gates connected to a data input/output buffer control circuit 24, are connected to a conventional data input buffer 22 composed of a 1st PMOS 31 and a 2nd NMOS 34, which are in series with the 2nd NMOS 34.
すなわち、第１ＰＭＯＳ３１と第２ＮＭＯＳ３４とからなる従来のデータ入力バッファ２２に、データ入出力バッファ制御部２４へゲートが接続された第２ＰＭＯＳ３２と第１ＮＭＯＳ３３とを第２ＮＭＯＳ３４直列に接続したものである。 - 特許庁 - Consequently, each selection circuit particularizes at least one active inverter among a plurality of the inverters in response to the control signal and uses the buffer circuit for supplying the input signal to the active inverter as an input buffer of a semiconductor integrated circuit.
そのうえで、その選択回路は、前記制御信号に応答して、前記複数のインバータから少なくとも一つの動作インバータを特定し、前記動作インバータに前記入力信号を供給するバッファ回路を半導体集積回路の入力バッファとして用いる。 - 特許庁 - Thereby, when the contact pin 2 is coupled succeedingly, an output end of an output buffer 1 and the input end of the input buffer 3 have a same logical level preventing an error such as logical level reversal that may occur if just conventional pull-up resistor and pull-down resistor are used.
よって、次のコンタクトピン２の結合時に、出力バッファ１の出力端と、入力バッファ３の入力端は同一論理レベルにあり、従来の単なるプルアップ抵抗，プルダウン抵抗使用時のように論理レベルが反転するといったエラーは発生しない。 - 特許庁 - In this structure, when an input/output buffer is arranged adjacent to X orientation or Y orientation, each VDD wiring and GND wiring of the input/output buffer belonging to the same group adjacent to each other are mutually connected on a cell frame 501 automatically.
この構造により、入出力バッファをＸ方向またはＹ方向に隣接して配置した場合、互いに隣接した同一グループ内に属する入出力バッファの各ＶＤＤ配線、各ＧＮＤ配線は、セル枠５０１上で互いに自動的に接続する。 - 特許庁 - A clock transferring circuit includes a write counter 2 which increments synchronously with a write clock CKw formed of input data Di1, and writes the input data Di1 in a buffer indicated by its incremented value Cw.
書き込みカウンタ２は、入力データＤｉ１より作成された書き込みクロックＣＫｗに同期してインクリメントし、そのインクリメント値Ｃｗが示すバッファに入力データＤｉ１を書き込む。 - 特許庁 - Since the voltage at the input node IN of the photodiode PD is applied directly to the input section inverter INV_1 not through a buffer, mounting area can be reduced sharply.
フォトダイオードＰＤの入力ノードＩＮの電圧を、バッファを介さず直接入力部インバータＩＮＶ_１に入力するため、実装面積を大幅に小さくすることが可能となる。 - 特許庁 - Two TS received from each input terminal 101 are stored in an input buffer 108 respectively and a PSI detector 104 detects program specification information(PSI).
各入力端子１０１から入力された２つのＴＳは、それぞれ入力バッファ１０３に蓄積されると共に、ＰＳＩ検出器１０４でプログラム仕様情報（ＰＳＩ）が検出される。 - 特許庁 - This buffer part 110 stores data input through the first input port, and outputs the stored data through the first output port, and deletes the data.
第１のバッファ部１１０は、第１の入力ポートを介して入力されたデータを記憶し、当該記憶しているデータを第１の出力ポートを介して出力し且つ当該データを消去する。 - 特許庁 - Input buffer sections 1-1 to 1-N correspond to input channels 1-N, form a block sequentially from packets with high priority addressed to a same output path and transmit assembled data.
入力バッファ部１−１〜１−Ｎは、入力回線１〜Ｎに対応し、同一出力方路宛の優先度の高いパケットから順にブロックを形成し組み立てたデータを送出する。 - 特許庁 - An input control part 71 takes in serial data DIi (i=0 to 511) from an input buffer 60 and supplies DIAi to a W amplifier 72A and DIBi to a W amplifier 72B.
入力制御部７１は、入力バッファ６０からのシリアルデータＤＩｉ（ｉ＝０〜５１１）を取り込んで、ＤＩＡｉをＷアンプ７２Ａに、ＤＩＢｉをＷアンプ７２Ｂに供給する。 - 特許庁 - To provide an input buffer circuit capable of saving a power, and reducing the fluctuation of an output signal due to the fluctuation of the DC components and amplitude of an input signal.
省電力化が可能であり、かつ、入力信号の直流成分および振幅の変動に対する出力信号の変動を抑制する入力バッファ回路を提供する。 - 特許庁 - A tri-state input/output buffer having small drive capacity and a test control circuit for controlling the entire test are provided in parallel at an input/output terminal under normal use of an integrated circuit.
集積回路の通常使用されている入出力端子に、並列にドライブ能力の小さいトライステート入出力バッファーを設け、テスト全体を制御するテスト制御回路を設ける。 - 特許庁 - Transistors which have the same thicknesses as those of the transistors and a lower threshold voltage than those of the transistors are used for input buffers 11-13 and the input/output buffer 26 surrounded by bold lines.
太線で囲まれる入力バッファ１１〜１３、入出力バッファ２６は、同じ厚膜トランジスタであって当該トランジスタよりも低い閾値電圧を有するトランジスタを用いる。 - 特許庁 - Each input-output circuit is provided with an IO cell which is an input-output buffer and an IO pad, which is an electrode used for making the electrical exchanges with the outside.
ここで、各々の入出力回路は、入出力バッファであるＩＯセルと、この半導体装置の外部との電気的な接続を行うための電極であるＩＯパッドとを備える。 - 特許庁 - An input buffer section 1 selects whether to output an input data signal DATA or to output a high-impedance (Hi-Z) signal in response to first control clocks N3 and N4.
入力バッファ部１は、第１制御クロックＮ３、Ｎ４に応じて、入力データ信号ＤＡＴＡを出力するか、ハイインピーダンス（Ｈｉ−Ｚ）信号を出力するかを選択する。 - 特許庁 - The test path simulates the data same to that of the normal path as an input to be received, and the test path has an individual voltage reference V_ref_test applied in a test input buffer.
テスト・パスは、入力として通常パスと同じデータをシミュレートし受信するが、テスト・パスは、テスト入力バッファに適用される別個の電圧基準（Ｖ_ｒｅｆ＿ｔｅｓｔ）を有する。 - 特許庁 - The semiconductor integrated circuit 1 further includes a buffer amplifier 7 having input terminals and an output terminal connected between an output terminal of the DAC 6 and input terminals of the ADC 5.
半導体集積回路１は、ＤＡＣ６の出力端子とＡＤＣ５の入力端子の間に入力端子と出力端子とが接続されたバッファ増幅器７を更に具備する。 - 特許庁 - The second buffer part 120 stores the data input through the second input port, and outputs the store data through the second port, and deletes the data.
第２のバッファ部１２０は、第２の入力ポートを介して入力されたデータを記憶し、当該記憶しているデータを第２の出力ポートを介して出力し且つ当該データを消去する。 - 特許庁 - This electronic dictionary is provided with a memory storing a change in the dictionary mode and a means erasing the character data stored in an input buffer by responding to the character input key according to the contents of the memory.
辞書モードの変更を記憶するメモリと、このメモリの内容に応じて文字入力キーに応答して入力バッファに格納された文字データを消去する手段を備えた。 - 特許庁 - To provide the ring buffer processor which can easily control a device, which stops input/output operation in synchronizing signal units, as an input/ output device.
入出力装置が各同期信号単位に入出力動作・停止を行うような装置において容易に制御可能とするリングバッファデータ処理装置を提供することを目的とする。 - 特許庁 - A switching element 1 acting as a pull-up resistance in an on- state is arranged at the input side of a buffer 2 in the input stage of an interface circuit, as shown by a figure (a).
図（ａ）に示されているように、インタフェース回路の入力段のバッファ２の入力側に、オン状態においてプルアップ抵抗として作用するスイッチング素子１を設けておく。 - 特許庁 - First and second input buffer circuits receive N least significant bits (N is any natural number) and N most significant bits respectively out of M bit data inputted through input/output pins.
第１、第２入力バッファ回路は、前記入出力ピンを通じて入力されたＭビットデータのうち、Ｎ個の下位ビット（Ｎは自然数）、Ｎ個の上位ビットを各々受け入れる。 - 特許庁 - The buffer amplifier 109 includes a chopper amplifier 110 with an inversion input edge connected to an output edge and a non-inverting input edge connected to the hold capacitor 112.
バッファアンプ１０９は、非反転入力端がホールドコンデンサ１１２に接続されているとともに反転入力端が出力端に接続されているチョッパアンプ１１０で構成されている。 - 特許庁 - Further, the data input section 102 obtains the PCM data whose input data speed is adjusted from the speed adjustment section 112 and gives and stores the data to a buffer 104.
さらに、データ入力部１０２は、速度調整部１１２から入力データ速度が調整されたＰＣＭデータを得て、バッファ１０４への入力としてバッファ１０４に記憶する。 - 特許庁 - The circuit and the method selectively control the data width of a data input output buffer which is being operated to change the data input output width while a memory access operation is being progressed.
メモリアクセス動作が進行する間に、データ入出力幅を変更させるために動作中のデータ入出力バッファのデータ幅を選択的に制御する回路及び方法である。 - 特許庁 - And, the input buffer circuit 21 compares input voltage DIN of write-in data with the reference voltage VREF, and outputs output data in accordance with the comparison result to an internal circuit.
そして入力バッファ回路２１は、書込みデータの入力電圧ＤＩＮを基準電圧ＶＲＥＦと比較し、その比較結果に応じた出力データを内部回路へ出力する。 - 特許庁 - Complementarily to the data input operation, the data are read out from the input buffer registers 1013, 1014 and prescribed signal processing is performed by a signal processing part 102.
また、このデータの取り込み動作とは相補的に入力バッファレジスタ１０１３，１０１４からデータの読み出しが行われ、信号処理部１０２により所定の信号処理が施される。 - 特許庁 - Moreover, a clock signal CLK and the internal clock enable signal INCE are input into the clock input buffer 10, and a NAND circuit which outputs the reverse of logical multiplication is provided.
また、クロック入力バッファ１０には、クロック信号ＣＬＫ及び内部クロックイネーブル信号ＩＮＣＥが入力され、その論理積の反転を出力するＮＡＮＤ回路を設ける。 - 特許庁 - Then, the first processing means 31 performs loopback of the packet P to the j-th input port through a loopback circuit 2 and stores the packet P in an input buffer 12-j for loopback.
その後、第１の処理手段３１は、上記パケットＰをループバック回路２を介して第ｊ番目の入力ポートにループバックし、ループバック用入力バッファ１２−ｊに蓄積する。 - 特許庁 - In the total performance substrate 90, a performance control command from the main substrate 31 is inputted to a performance control CPU 89 via an input buffer 88 and an input port 98.
総合演出基板９０において、主基板３１からの演出制御コマンドは、入力バッファ８８および入力ポート９８を介して演出制御用ＣＰＵ８９に入力される。 - 特許庁 - To provide a data input/output circuit of a flash memory device which allows increasing the data input/output speed, and decreasing the page buffer size, by outputting and inputting data via dual data input/output nodes.
デュアルデータ入出力ノードを介してデータが入出力されるようにすることにより、データの入出力速度を増加させ、ページバッファの大きさを減少させることが可能なフラッシュメモリ装置のデータ入出力回路を提供すること。 - 特許庁 - White noise signals from a white noise generator 9 are superimposed on digitized microphone input signals in an adder 10 and they are turned to reference input signals X and inputted to a reference input signal buffer 3.
ディジタル化されたマイク入力信号に白色雑音発生器９からの白色雑音信号が加算器１０にて重畳されて参照入力信号Ｘとなって参照入力信号バッファ３に入力される。 - 特許庁 - Thus, even if abnormality cannot be rightly detected due to a fluctuation in the input threshold value voltages in the output signal levels of the buffer circuits where a signal level of the external terminal 102 is a level close to the input threshold value voltage of one buffer circuit, the abnormality can be rightly detected by the output signal level of another one buffer circuit.
したがって、外部端子１０２の信号レベルが一方のバッファ回路の入力閾値電圧に近いレベルであってそのバッファ回路の出力信号レベルでは、入力閾値電圧のばらつきのために、異常を正しく検出できない場合でも、もう一方のバッファ回路の出力信号レベルにより異常を正しく検出することができる。 - 特許庁 - An output buffer circuit outputs a data signal inputted in a data input terminal DATA from an output buffer unit when an enable terminal EN is enabled, and determines the data signal inputted in the data input terminal DATA to switch the driving capacity of the output buffer unit when the enable terminal EN is disabled.
イネーブル端子ＥＮがイネーブルになっているときにデータ入力端子ＤＡＴＡに入力しているデータ信号を出力バッファ部から出力する出力バッファ回路において、イネーブル端子ＥＮがディセーブルになっているときにデータ入力端子ＤＡＴＡに入力しているデータ信号を判別して出力バッファ部の駆動能力を切り替える。 - 特許庁 - To provide a cell delay discard buffer device and a method for correcting cell delay discard control for preventing a problem that a cell to be transmitted is discarded from occurring even when the interval input of cell flow or the like to a cell buffer is not guaranteed in the cell delay discard buffer device after exchange processing of input cell flow to one line from a plurality of lines.
複数方路から１方路への入力セル流交換処理後のセル遅延廃棄バッファ装置において、セルバッファヘのセル流等間隔入力が保証されない場合であっても、透過すべきセルが廃棄される不具合が発生しないようにしたセル遅延廃棄バッファ装置およびセル遅延廃棄制御の補正方法を提供する - 特許庁 - A CPU 16 generates packet data of the same length as that of video and audio streams at a fixed bit rate from them temporarily stored in a video input buffer 12 and an audio input buffer 14, generates header data with a fixed length to each of the packet data and alternately stores them to an output buffer 15 to multiplex the packet data.
ＣＰＵ１６は、ビデオ入力バッファ１２およびオーディオ入力バッファ１４に一時記憶された、固定ビットレートのビデオストリームおよびオーディオストリームから、同一長さのパケットデータを生成するとともに、各パケットデータに対して固定長のヘッダデータを生成して、これらを出力バッファ１５に交互に記憶させることにより多重化する。 - 特許庁 - A bus band monitoring device comprises: a buffer unit connected to a common bus for storing data input via the common bus; a processing unit for performing predetermined processing based on the data stored in the buffer unit; and a detection unit for detecting a band of data on the common bus based on a condition of storage of data input in the buffer unit via the common bus.
共通バスに接続され、共通バスを介して入力されたデータを記憶するバッファ部と、バッファ部に記憶されたデータに基づいて予め定められた処理を行う処理部と、バッファ部に共通バスを介して入力されるデータの記憶の状態に基づいて、共通バス上のデータの帯域を検出する検出部と、を備える。 - 特許庁 - The buffer circuit in the logic circuit block 200 is made a buffer circuit 207 with a select function, in addition to the input terminal of the proper buffer circuit controlled by the output terminal of the NOR circuit 203, an input terminal controlled by the output terminal Q of the scan flip flop 103 for latching the data for scan test from the SCAN_IN terminal is provided.
組合せ論理回路ブロック２００内のバッファ回路をセレクト機能付きのバッファ回路２０７とし、ＮＯＲ回路２０３の出力端子から制御される本来のバッファ回路の入力端子に加えて、ＳＣＡＮ＿ＩＮ端子からのスキャンテスト用のデータをラッチするスキャンフリップフロップ１０３の出力端子Ｑから制御される入力端子を設けた。 - 特許庁 - An address matching preceding write request detection processing part 23 checks whether or not any address matching preceding write request for a request input from the outside exists at the input side of an input buffer 21, and registers address matching information 22 showing whether or not any address matching preceding write request exists by associating it with the request registered in the input buffer 21.
アドレス一致先行ライトリクエスト検出処理部２３は、入力バッファ２１の入力側において、外部から入力されるリクエストに対するアドレス一致先行ライトリクエストが存在するか否かを調べ、入力バッファ２１に登録された上記リクエストに対応付けて、アドレス一致先行ライトリクエストが存在するか否かを示すアドレス一致情報２２を登録する。 - 特許庁 - This tri-state buffer circuit has only connection of one inverter at a position from a signal input node receiving an input signal to the gate of a MOS transistor(TR) driven by the input signal and a load when viewed from the signal input node is a load by three MOS TRs that is less than one MOS TR in comparison with a conventional tri-state buffer circuit.
本発明に係るトライステートバッファ回路は、入力信号が入力される信号入力ノードから、入力信号により駆動されるＭＯＳトランジスタのゲートまでの間に、インバータ１個だけしか接続されておらず、信号入力ノードからみた負荷は、従来のトライステートバッファ回路と比較してＭＯＳトランジスタ１個分の負荷を軽減したＭＯＳトランジスタ３個分の負荷である。 - 特許庁 - An input/output request and transfer data from a high-order device 100 are exchanged through a host interface 120 and a buffer memory 150.
上位装置１００からの入出力要求および転送データはホストインタフェース１２０とバッファメモリ１５０を介して送受信される。 - 特許庁 - FETs 22, 24, 25 are turned on/off in response to an input signal SIN in the buffer circuit 20 to provide an output of a binary drive signal SOUT.
バッファ回路２０では、入力信号Ｓ_INのレベルに応じてＦＥＴ２２，２４，２５がオン、オフし、２値の駆動信号Ｓ_OUT を出力する。 - 特許庁 - The read control part 135 sets an input value from the DFF 134 as a speed at which the TS packet should be read from the buffer 11.
読み出し制御部１３５は、ＤＦＦ１３４からの入力値を、バッファ１１からのＴＳパケットの読み出し速度として設定する。 - 特許庁 - To provide a printer which can adapt to simultaneous reception from a plurality of input ports without increasing a reception buffer or an image expansion part.
受信バッファやイメージ展開部を増やすことなく、複数の入力ポートからの同時受信に対応可能なプリンタ装置を提供する。 - 特許庁 - A buffer circuit 29 is provided between a gate terminal of a transistor 26 used for pulldown and a threshold circuit 25 to which a gate signal is input.
プルダウン用トランジスタ２６のゲート端子と、ゲート信号を入力とするしきい値回路２５の間に、バッファ回路２９が設けられる。 - 特許庁 - To provide a semiconductor integrated circuit device comprising input/output buffer circuits having a high breakdown voltage and being comprised only of elements with an intermediate breakdown voltage.
高い耐圧を有する入出力バッファ回路を備えた半導体集積回路装置を、中耐圧の素子のみで構成すること。 - 特許庁 - This cash register is provided with a buffer holding codes generated by inputting from an input means in order and the journal memory for storing the journal data.
入力手段からの入力により発生するコードを順次保持するバッファと、ジャーナルデータを蓄積するジャーナルメモリとを設ける。 - 特許庁 - To provide an input buffer circuit the performance of which is not deteriorated and the connection system of which to a pre-stage circuit is not restricted.
回路の性能が低下することがなく、前段の回路との接続方式が制限されることもない、入力バッファ回路を得る。 - 特許庁 - A memory information setting circuit 11 has a tristate buffer setting the bit width and the number of wait cycles of the boot ROM 3 to an input terminal.
メモリ情報設定回路１１は、入力端子にブートＲＯＭ３のビット幅,ウエイトサイクル数が設定されたトライステートバッファを有する。 - 特許庁 - A signal storage processing part 101 stores a signal to be inputted from a signal input part 100 in a buffer 102 by a line unit.
信号格納処理部１０１は信号入力部１００から入力される信号をライン単位にバッファ１０２に格納する。 - 特許庁
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