「input buffer」を含む例文一覧(1992)
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ゲート端子Ｇ３は、バッファ回路５から出力される入出力モード切替信号ＣＮＴと同相の信号により制御され、入力モードの際、電源電圧ＶＤＤが印加される。 - 特許庁 - The subtest circuit 1a outputs a logic value differing from that of the signal TDI to the output when an output value of the corresponding output buffer 11 differs from an input value in the input.
サブテスト回路１ａは、対応する出力バッファ１１の出力値と入力における入力値とが異なる場合に、出力に信号ＴＤＩの論理値とは異なる論理値を出力する。 - 特許庁 - The multiple address cell copy system consists of an input channel compatible section 10, having an input buffer section 11, a switching (SW) section 20 having a switch copy function 21, and output channel compatible sections 30.
入力バッファ部１１を有する複数の入力回線対応部１０、スイッチ（ＳＷ）コピー機能２１を有するＳＷ部２０および複数の出力回線対応部３０により構成される。 - 特許庁 - Input image data 2a from an imaging apparatus 2 are thinned by a horizontal/vertical thinning processing circuit 41, and image data for the predetermined number of lines are stored in the input image data buffer memories 421, 422.
撮像装置２からの入力画像データ２ａは、水平垂直間引き処理回路４１にて間引き処理され、上記所定ライン数分が入力画像用データバッファメモリ４２１，４２２に記憶される。 - 特許庁 - At this point, the input buffer is adapted to transfer the compressed data in accordance with cycles of a black burst signal detected in an external synchronization detecting section 12, not in synchronization with an input synchronizing signal.
このとき入力バッファは、入力同期信号とは同期させず、外部同期検出部１２で検出されたブラックバースト信号の周期に合わせて圧縮データを転送させるようにしている。 - 特許庁 - The delay time adjustment element 121 delays an input signal for the delay time corresponding to the delay adjustment quantity stored in the delay time memory cell 111 and outputs the input signal to an output buffer 161.
遅延時間調整素子１２１は、遅延時間記憶素子１１１に記憶された遅延調整量に応じた遅延時間で入力信号を遅延し、出力バッファ１６１へ出力する。 - 特許庁 - The isolation circuit 3 is provided with a photocoupler, which once converts an amplified input signal into an optical signal to electrically isolate the optical signal from the input signal, and restores the optical signal into an electric signal again, which is outputted through a buffer.
絶縁回路３にはフォトカプラを備え、増幅された入力信号を一度光信号に変換し、電気的に絶縁後再度電気信号に戻してバッファーを通して出力する。 - 特許庁 - In the general presentation substrate 90, a presentation control command from the main substrate 31 is inputted through an input buffer 88 and an input port 98 to the CPU 89 for presentation control.
総合演出基板９０において、主基板３１からの演出制御コマンドは、入力バッファ８８および入力ポート９８を介して演出制御用ＣＰＵ８９に入力される。 - 特許庁 - Printing data inputted by a printing data input part 1 are temporarily stored in an input buffer 2 and the contents of the data are analyzed by a data analysis/extraction part 3 by using a judging method such as pattern matching.
印字データ入力部１により入力された印字データは一度入力バッファ２に蓄えられ、パターンマッチング等の判定方法によりデータ解析／抽出部３によりデータの内容が解析される。 - 特許庁 - In a high-speed-synchronization semiconductor memory device, a data input buffer 33 is synchronized with the rise edge of a first clock CLK1, it buffers data which is input through a first port DQ, and it transmits the data to a memory cell array 31.
高速同期の半導体メモリ装置では、デ−タ入力バッファ33が、第１クロックの立上りエッジに同期して、第１ポ−トDQを通じて入力されるデ−タをバッファリングし、メモリセルアレイ31へ伝達する。 - 特許庁 - In the case of preparing B picture data from input picture data, B picture data based on the input picture data and skip B picture data are prepared and stored in a coded data buffer memory 5.
入力画像データからＢピクチャデータを作成するときは、入力画像データに基づいたＢピクチャデータと、スキップＢピクチャデータを作成して符号化データバッファメモリ５に蓄積しておくようにする。 - 特許庁 - The input buffer 4 comprises a voltage corrector 7 which corrects the voltage value 50% of the amplitude voltage of electric signals supplied from outside to be identical with the input threshold voltage value.
該入力バッファ部４は、上記外部から与えられた電気信号の振幅電圧の５０％の電圧値を、上記入力スレッシュ電圧値と同一となるように補正する電圧補正部７を備えている。 - 特許庁 - In the general performance board 90, the performance control command from the main board 31 is inputted through an input buffer 88 and an input port 98, to a CPU 89 for performance control.
総合演出基板９０において、主基板３１からの演出制御コマンドは、入力バッファ８８および入力ポート９８を介して演出制御用ＣＰＵ８９に入力される。 - 特許庁 - A buffer 142 converts a serial signal to a parallel signal of L bits, carries out decimation, and makes signals from an input signal of a certain time to a signal delayed an order value of FIR (Finite Impulse Response) as an input series of 1 group.
バッファ１４２は、シリアル信号をＬビットのパラレル信号に変換してデシメーションし、ある時刻の入力信号からFIRの次数分だけ遅延した信号までを１グループの入力系列とする。 - 特許庁 - In this semiconductor memory, a clock input buffer which outputs an internal clock signal INCLK is provided, and a NOT circuit 15 into which a external signal/CS is input is provided; and the output of the NOT circuit 15 and a refresh demand signal RFR are input, and an OR circuit 16 which outputs their logical sum as an internal clock enable signal INCE to the clock input buffer 10 is provided.
半導体記憶装置において、内部クロック信号ＩＮＣＬＫを出力するクロック入力バッファを設け、外部信号／ＣＳが入力されるＮＯＴ回路１５を設け、このＮＯＴ回路１５の出力及びリフレッシュ要求信号ＲＦＲが入力され、その論理和を内部クロックイネーブル信号ＩＮＣＥとして、クロック入力バッファ１０に対して出力するＯＲ回路１６を設ける。 - 特許庁 - A buffer 11 which shapes the waveform of an input signal is provided at the input terminal IN1 of the electronic circuit, the circuit 10 consisting of the buffer 11, electronic circuit 1, and the wiring capacitance 12 between them is regarded as a new parameter extraction object, and the extraction of characteristic parameters for the buffer 11 and the extraction of characteristic parameters for the electronic circuit 1 are performs separately.
電子回路１の入力端子ＩＮ_1 に入力信号の波形整形を行うバッファ１１を設け、該バッファ１１と電子回路１とこれらの間の配線容量１２とからなる回路１０を新たなパラメータ抽出対象とし、バッファ１１に対する特性パラメータの抽出と、電子回路１に対する特性パラメータの抽出とを分離して行う。 - 特許庁 - A buffer memory controller 68 writes the sample data of one sampling time part inputted through an input/output path 69 in the buffer memories 64, 66 in the time of one sampling the microcomputer 14 occupies the bus 56 for performing the program.
マイコン１４がプログラムを実行するためにバス５６を専有する１サンプル内の時間に、バッファメモリ制御装置６８は入出力経路６９を経て入力される１サンプル時間分のサンプルデータをバッファメモリ６４，６６に書き込む。 - 特許庁 - An input double buffer 3 writes and reads in synchronization with an electronic intensification timing signal inputted from a transmission electronic intensification control portion 22, and a transmission double buffer 4 also writes and reads in synchronization with the electronic intensification timing signal.
入力ダブルバッファ３は、送信電子増感制御部２２から入力される電子増感タイミング信号に同期して書込み、読み出しを行い、送信ダブルバッファ４も電子増感タイミング信号に同期して書込み、読み出しを行う。 - 特許庁 - The output level fixing circuit 113 is serially connected between the amplifier 111 and the buffer 112, receives the input signal amplified by the amplifier 111, converts it into a logical level signal and outputs it to the buffer 112.
出力レベル固定回路１１３は、増幅器１１１とバッファー１１２との間に直列に接続されており、増幅器１１１で増幅された入力信号を受けて論理レベル信号に変換しバッファー１１２へ出力する。 - 特許庁 - The video distribution apparatus 10 allows a switching device 12 to sort video signals in an input buffer 11 which have been received from terminals 20 at each point, and transfers the sorted video signals to an output buffer 13 for transmission to the terminals 20 at each point.
映像配信装置１０は，各地点の端末２０から受信した入力バッファ１１内の映像信号を，切替器１２により選別して，各地点の端末２０に送信するための出力バッファ１３に転送する。 - 特許庁 - The device 10 is provided with two input buffers 12 and 14, three change-over switches 16, 18 and 20, a sequence buffer 22, a dummy picture generation part 24, a re-stamping processing part 26, an output buffer 28 and a control part 30.
データストリーム切替装置１０は、２つの入力バッファ１２，１４、３つの切替スイッチ１６，１８，２０、シーケンスバッファ２２、ダミーピクチャ生成部２４、リスタンプ処理部２６、出力バッファ２８及び制御部３０を備えて構成される。 - 特許庁 - Selector circuits 1 to 3 are provided to the pre-stage of the buffer, and each inverter can select a signal input to the buffer on the basis of selector logic, inverts a data signal, and the pre-emphasis amount and the number of pre-emphasis taps are adjusted by the select signal of the selector logic.
バッファの前段にセクレタ回路1〜3を有し、インバータは、セレクタ論理によりバッファに入力する信号を選択可能で、データ信号を反転し、セレクタ論理のセレクト信号により、プリエンファシス量とプリエンファシスタップ数を調整する。 - 特許庁 - This processor is provided with an announcing means so where each time when merchandise sales data for one customer stored in a buffer memory for registration are transferred to a buffer memory for settlement according to the input of a total key (ST3), warning is issued to an operator who operates the total key (ST5).
合計キーの入力により登録用バッファメモリに格納された１客分の商品販売データを決済用バッファメモリに転送する毎に合計キーを操作したオペレータに対して警告を発する報知手段を設ける。 - 特許庁 - To attain the high speed of a synchronous DRAM(dynamic type random access memory) or the like by suppressing the generation of hot carriers in a data input buffer and a data output buffer or the like without incurring an access delay especially at the munimum side of an external power source voltage VDD.
特に外部電源電圧ＶＤＤのミニマム側でのアクセス遅延を招くことなく、データ入力バッファ及びデータ出力バッファ等におけるホットキャリアの発生を抑制し、シンクロナスＤＲＡＭ等の高速化を図る。 - 特許庁 - As source supply voltage of the buffer circuit IC0, a voltage is used which allows an intermediate value of high-potential voltage and low-potential voltage of the output from the comparator OP1 which is substantially equal to the threshold of the input voltage of the buffer circuit IC0.
コンパレータＯＰ１から出力される出力の高電位レベルの電圧と低電位レベルの電圧との中間値がバッファ回路ＩＣ０の入力電圧のほぼ閾値となる電圧をバッファ回路ＩＣ０の電源電圧とする。 - 特許庁 - The data throughput of the input side of the buffer memory 1 is measured, and then used memory capacity (threshold) at which a read of data output from the buffer memory 1 should be started is increased when the data throughput decreases, and decreased when increases.
バッファメモリ１の入力側のデータスループットを測定して、そのデータスループットが低下したときに、バッファメモリ１からのデータ出力の読み出しを開始すべき使用メモリ容量（閾値）を増大させ、上昇したときに減少させる。 - 特許庁 - To prevent the operating margin and noise margin of an input buffer circuit which receives the differential output signals D+ and D- of the differential output buffer circuit of an IC from being lowered by reducing the varying width of the actual cross point of the signals D+ and D-.
ＩＣの差動出力バッファ回路の差動出力信号D+、D-の実際のクロスポイントの変動幅を小さくし、この差動出力信号を受ける入力バッファ回路の動作マージンの低下、ノイズマージンの低下を防止する。 - 特許庁 - The source-follower-type analogue buffer with an active load, the new compensating operation and the display with the source-follower-type analogue buffers are provided to reduce an error voltage which is a difference between an input voltage and an output voltage of the analogue buffer.
能動負荷を備えるソースフォロワー型アナログバッファ、新しい補償動作、および該ソースフォロワー型アナログバッファを複数備えたディスプレイを、アナログバッファの入力電圧と出力電圧の差である誤差電圧を抑制するべく、提供する。 - 特許庁 - In layout structure of the semiconductor memory apparatus 100, a memory cell array 1 is held between the input buffer circuit 5 and the output buffer circuit 6 and the bypass line passes through the memory cell array 1, in a flat view.
半導体記憶装置１００のレイアウト構造では、平面視上、メモリセルアレイ１は入力バッファ回路５と出力バッファ回路６とに挟まれて配置されており、バイパス線はメモリセルアレイ１間を通って配置されている。 - 特許庁 - Switching means is provided between each of the page buffer selection means and the input/output line to perform switching control of the data transfer to/from the line.
各ページバッファ選択手段と入出力ラインの間にスイッチ手段を設け、入出力ラインとの間のデータ伝送を切り換え制御する。 - 特許庁 - To provide a pad layout for a large-capacity semiconductor memory device used to realize a data input/output buffer which is operated stably and at a high speed.
安定かつ高速で動作するデータ入出力バッファを実現するための大容量半導体記憶装置のためのパッドレイアウトを提供する。 - 特許庁 - A color patch read section 21 acquires the colors of the color patch, an input color conversion section 22 converts the colors into colors in a uniform color space and a buffer 23 stores the converted colors.
色パッチ読取部２１でその色パッチの色を取得し、入力色変換部２２で均等色空間に変換してバッファ２３に格納する。 - 特許庁 - The FIFO buffer 10 stores input data in an area specified by a writing address, and outputs the stored data into an area specified by a reading address.
ＦＩＦＯ１０は、入力データを書き込みアドレスにより指定されるエリアに記憶し、読み出しアドレスにより指定されるエリアに記憶されたデータを出力する。 - 特許庁 - The output terminals of the buffer circuits are connected to the input terminal of a gm amplifier circuit Amp2 through the second switch circuits, SW4, SW5, and SW6.
このバッファ回路の出力端は、第２のスイッチ回路ＳＷ４、ＳＷ５、ＳＷ６を介して、ｇｍ増幅回路Ａｍｐ２の入力端に接続されている。 - 特許庁 - Packets inputted to input ports 41 and 42 of communication equipment 35 are stored in a buffer 52 and a packet describer is stored in queues 61-64 for each flow.
通信装置３５の入力ポート４１、４２に入力されたパケットはバッファ５２に記憶され、パケット記述子はフロー毎キュー６１〜６４に記憶される。 - 特許庁 - A memory 514 for received value storage stores the received values successively read out of the input buffer 513 and reads every six stored received values.
受信値格納用メモリ５１４は、入力バッファ５１３により連続的に読み出される受信値を記憶し、記憶している受信値を６つ単位で読み出す。 - 特許庁 - A time stamp attachment section 2 attaches a time stamp denoting an input time to a transport packet of a received partial stream S_2 and outputs the result to a TS packet buffer 3.
タイムスタンプ付加部２は入力した部分ストリームＳ_2のトランスポートパケットに入力時刻を示すタイムスタンプを付加してＴＳパケットバッファ３に出力する。 - 特許庁 - Of the packets stored in the head of each of the input buffer, the packets having no classifier are sent out preferentially.
それぞれの入力バッファの先頭に格納されているパケットのうち識別子が組み込まれていないパケットから優先的に送出するようになっている。 - 特許庁 - In the interruption processing at power failure, all data stored in a register buffer 14a are outputted to a PC 20 in the order of input with a data form kept as it is.
停電時割込処理では、登録バッファ１４ａに記憶される全データが、そのままのデータ形式で入力された順にＰＣ２０へ出力される。 - 特許庁 - Thereafter, the encoding section 114 encodes the acquired input frame and reference frame and outputs the obtained encoded frame to a buffer 109.
その後、エンコード部１１１は、取得した入力フレームと参照フレームにより符号化を行い、得られた符号化フレームを緩衝バッファ１０９に出力する。 - 特許庁 - In the generation procedure of intermediate image data 16a, line data for 8 lines of the input image data are read by a line buffer 70 for inputting.
中間画像データ１６ａの生成手順では、まず、入力画像データのうち８ライン分のラインデータが入力用ラインバッファ７０に読み込まれる。 - 特許庁 - A second memory interface section 170 is disposed in an electrode region 210 and an input/output buffer region 220 provided along a fourth side 260.
第２のメモリインターフェース部１７０は第４の辺２６０に沿って設けられている電極領域２１０及び入出力バッファ領域２２０に配置される。 - 特許庁 - A first memory interface section 160 is disposed in an electrode region 210 and an input/output buffer region 220 provided along a third side 250.
第１のメモリインターフェース部１６０は第３の辺２５０に沿って設けられている電極領域２１０及び入出力バッファ領域２２０に配置される。 - 特許庁 - An input buffer 120, an amplifier block 200 for 10 Gbps, and an amplifier block 210 for 1 Gbps are mounted on a same chip (LAIC (Limiting Amplifier Integrated Circuit)) 101.
入力バッファ１２０と１０Ｇｂｐｓ用のアンプブロック２００と１Ｇｂｐｓ用のアンプブロック２１０とを同一のチップ（ＬＡＩＣ）１０１に搭載する。 - 特許庁 - The buffer section generates at least one lower-bit signal by latching at least one input clock signal from an ending time point of a counting operation.
バッファ部はカウンティング動作の終了時点から少なくとも１つの入力クロック信号をラッチして少なくとも１つの下位ビット信号を発生する。 - 特許庁 - The stacked semiconductor memory device comprises a plurality of memory chips that are stacked on a processor chip; a plurality of penetration electrodes (TSV); and an input/output buffer.
積層半導体メモリ装置は、プロセッサチップの上部に積層された複数のメモリチップ、複数の貫通電極（ＴＳＶ）及び入出力バッファを含む。 - 特許庁 - This method, proceeding to step S108 after focusing in step S106, sets up the latest input focusing evaluation value Eva in the buffer Evo.
Ｓ１０６の合焦動作の終了後にＳ１０８に進み、入力された最新の合焦判定用評価値ＥｖａをバッファＥｖｏに設定する。 - 特許庁 - In the measuring equipment adapted to capture signal data based on an autocorrelation trigger, a circulating buffer 42 generates signals I0 and Q0 in response to input signals I and Q from a digital IF rectangular phase processor of a spectrum analyzer.
循環バッファ４２はスペクトラム・アナライザのデジタルＩＦ直角位相プロセッサからの入力信号Ｉ、Ｑを受け、信号Ｉ０、Ｑ０を発生する。 - 特許庁 - To provide a buffer circuit that can reduce the power consumption by suppressing an unnecessary through-current flowing between a power supply and a GND during the transition period of an input signal.
入力信号の遷移期間中に電源−ＧＮＤ間に流れる不要な貫通電流を抑制し、バッファ回路の低消費電力化を図る。 - 特許庁 - A character string retrieval section 130 retrieves a character string matching a partial character string of input data using a slide window in a data buffer 110 as a dictionary.
データバッファ１１０におけるスライド窓を辞書として、文字列検索部１３０は入力データの部分文字列と一致する文字列を検索する。 - 特許庁
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