「input buffer」を含む例文一覧(1992)

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  • Data lines /MZD0-/MZD7/ are connected to input terminals A1-A8 of the data buffer IC 164b through a plurality of resistances R12-R19.
    データ線／ＭＺＤ０〜／ＭＺＤ７は複数の抵抗Ｒ１２〜Ｒ１９を介してデータバッファＩＣ１６４ｂの入力端子Ａ１〜A８に接続される。 - 特許庁
  • This device is provided with memory cell arrays 34a, 34b, a bank selector 36, a cell selecting circuit 38a, a data multiplexer 40, and an input/output buffer 42.
    装置は、メモリセルアレイ３４ａおよび３４ｂとバンクセレクタ３６とセル選択回路３８ａとデータマルチプレクサ４０と入出力バッファ４２とを具える。 - 特許庁
  • To provide a data input/output control circuit absorbing synchronization deviation by a clock speed difference between different systems to keep a buffer use amount stable.
    異なるシステム間のクロック速度差による同期ずれを吸収し、バッファ使用量を安定に保たれるデータ入出力制御回路を提供する。 - 特許庁
  • For instance, in a picture recording wait state, an input video signal is composed in a multiplexer part 1, and data are compressed to be written in a video data buffer part 3.
    例えば、録画待機状態では、入力映像信号がマルチプレクサ部１で合成され、データ圧縮されて映像データバッファ部３に書き込まれている。 - 特許庁
  • At the time of acquiring inside information from a virtual machine 2, an inside information acquiring means 11 writes the acquired inside information data in an input buffer 121.
    内部情報取得手段１１では, 仮想マシン２から内部情報を取得すると, 取得した内部情報データを入力バッファ１２１へ書き込む。 - 特許庁
  • Input data are continuously and alternately written in buffers (a) and (b) and data are transferred from the buffer which is not simultaneously written to a data receiver.
    入力データは、バッファａ及びｂに連続的かつ交互に書き込まれ、同時に書き込みが実行されていないバッファからデータ受信装置にデータを転送する。 - 特許庁
  • A signal decoding part 140 controls write of a decoded base band signal to a buffer by Input-Lock-Frame and outputs the base band signal synchronously with Ref-Lock-Frame.
    信号復号部１４０は、Input_Lock_Frameにより、復号したベースバンド信号のバッファへの書き込みを制御し、Ref_Lock_Frameに同期してベースバンド信号を出力する。 - 特許庁
  • To reduce capacitance of a buffer for storing expanded data for each channel when expanding compressed data input for each channel in a time division manner.
    チャンネル毎に入力される圧縮データを時分割で伸張する際に、チャンネル毎に伸張データを格納するためのバッファの容量を低減する。 - 特許庁
  • In this case, since an external resistance R2 is positioned between an output terminal and an inverted input terminal (-) of a buffer amplifier 20, the voltage at the VM2 is expressed as VM2=(1+R2/R1)V1.
    この場合、バッファアンプ２０の出力端子と反転入力端子（−）間に外部抵抗Ｒ２があるため、ＶＭ２の電圧は、ＶＭ２＝（１＋Ｒ２／Ｒ１）Ｖ１となる。 - 特許庁
  • To complement data for acquiring an highly accurate compressed image using a buffer memory with capacity smaller than input image data capacity for a positional image.
    １画像分の入力画像データ容量よりも小さい容量のバッファメモリを用いて高精度の圧縮画像をえるためのデータ補完を行うこと。 - 特許庁
  • To provide a data input buffer for use in a semiconductor device that secures a data level sensing margin in a weak data transmission cycle upon an asymmetrical data pattern transmission.
    非対称データパターン伝送時、弱いデータ伝送サイクルでデータレベル感知マージンを確保できる半導体素子のデータ入力バッファを提供する。 - 特許庁
  • An audio signal of a sound volume adjustment object is subjected to a conversion process by an analog-digital converter 102 as needed, and thereafter accumulated in an input buffer 103.
    音量調整対象のオーディオ信号は、必要に応じてＡ／Ｄ変換器１０２で変換処理された後、入力バッファ１０３に蓄積される。 - 特許庁
  • To provide a frame synchronizing circuit and a method that output input data of a plurality of systems by frame synchronization with minimum storage capacity of a buffer memory.
    バッファメモリの記憶容量を最小限で複数の系の入力データをフレーム同期させて出力するフレーム同期回路及び方法を提供する。 - 特許庁
  • To provide a method and apparatus that store sequential data units of a data packet received at an input port in contiguous banks of a buffer in a shared memory.
    入力ポートで受け取られたデータ・パケットのシーケンシャル・データ単位を共用メモリのバッファの連続するバンクに保管する方法および装置を開示する。 - 特許庁
  • To execute a test of an input/output buffer circuit of a semiconductor integrated circuit without preparing exclusive test data nor inserting a special circuit.
    半導体集積回路の入・出力バッファ回路のテストを、専用のテストデータを用意したり特殊な回路を挿入したりすることなく、行い得るようにする。 - 特許庁
  • The program scans its input string (taken from the program's first command-line argument) reading integers, and writes the squares of these integers to the output buffer.
    (プログラムの第一コマンドライン引き数から取った) 入力文字列をスキャンして整数を読み込み、これらの整数の二乗を出力バッファに書き出す。 - JM
  • The input buffer activating circuit 13 outputs a power-down signal PWDNB which becomes high in synchronization with the falling of the internal chip select signal ICSB.
    入力バッファ活性化回路１３は内部チップセレクト信号ＩＣＳＢの立下りに同期してハイになるパワーダウン信号ＰＷＤＮＢを出力する。 - 特許庁
  • A pack composition buffer 6 composes separately respective outputs of the buffers 3, 4, 5 into groups adjoining in order of input time, and collectively creates one pack.
    パック構成バッファ６は、バッファ３〜５の各出力を別々に入力時刻順に隣接するグループを構成し、まとめて１つのパックを生成する。 - 特許庁
  • An exhaust gas 46 exhausted from the vacuum pump 20 flows to a buffer tank 36 via an input passage 40 for constituting a branch channel 32a.
    真空ポンプ２０の吐出した排気ガス４６は、分岐流路３２ａを構成している流入路４０を介してバッファタンク３６に流入する。 - 特許庁
  • Image data outputted from an input section 81 are encoded by an encoder 82 and thereafter given to a TCP control section 84 via a buffer 83.
    入力部８１より出力された画像データは、エンコーダ８２によりエンコードされた後、バッファ８３を介してＴＣＰ制御部８４に入力される。 - 特許庁
  • In one embodiment, the first and second pulse signals are regenerated and amplified before they are input into a tri-state buffer to recover the clock signal.
    一実施態様では、第１のパルス信号と第２のパルス信号を再発生し増幅した後に３状態バッファに入力してクロック信号を再生する。 - 特許庁
  • An address output command circuit 7 makes a signal SR to be 'H' at the time of finish of input of a row address (NCK=4), an address buffer 4 outputs a row address to a row decoder 8.
    アドレス出力指令回路７はロウアドレスの入力完了時（ＮCK＝４）に信号ＳR をＨとし、アドレスバッファ４はロウデコーダ８にロウアドレスを出力する。 - 特許庁
  • A bit stream analyzer 72 analyzes the input bit stream, sets the information mentioned above, and outputs the information to a unit 73 for adding buffer information.
    ビットストリーム解析部７２は、入力されたビットストリームを解析し、上述したような情報を設定し、バッファ情報付加部７３に出力する。 - 特許庁
  • An input image 501 is developed in a page buffer 115, an RGB image 502 is generated and is converted into a YMCK image by a color conversion part 113.
    入力画像５０１をページバッファ１１５に展開してＲＧＢの画像５０２を生成し、これを色変換部１１３によりＹＭＣＫの画像に変換する。 - 特許庁
  • A bit stream analysis unit 72 analyzes the bit stream which has been input, sets the above information, and outputs it to a buffer information addition unit 73.
    ビットストリーム解析部７２は、入力されたビットストリームを解析し、上述したような情報を設定し、バッファ情報付加部７３に出力する。 - 特許庁
  • After setting completion, a setting completion signal is outputted, and the content to be set by next trigger input is written on the first buffer 4a.
    設定完了後には設定完了信号が出力され、次のトリガ入力で設定されるべき内容が第１のバッファ４ａに書き込まれる。 - 特許庁
  • Specifically, the buffer circuit 10 reduces or increases a DC component of an input signal SI' in accordance with the duty ratio of the output signal SO.
    つまり、バッファ回路１０は、出力信号ＳＯのデューティー比に応じて、入力信号ＳＩ´の直流成分をさらに小さくしたり、大きくしたりする。 - 特許庁
  • A buffer memory 14 for input sets a storage capacity allowing an image of a maximum size read by a reader 11 to be stored therein by non-compression (without compression).
    入力用バッファメモリ１４は、読み取り装置１１で読み込む最大サイズの画像を等倍圧縮（非圧縮）で格納できる記憶容量に設定する。 - 特許庁
  • The input buffer IB1 for controlling the switching of each of the operation modes has a driver circuit provided with an inverter circuit 11 whose static loss current is slight.
    各モード間の切り替えを制御するためのインプットバッファＩＢ１は、スタティックな損失電流の僅かなインバータ回路１１を備えたドライバ回路を有している。 - 特許庁
  • To provide an ATM switch device of an output buffer type that can reduce the probability of aborted input data and effectively utilize a memory resource.
    入力データが廃棄される確率を減らすことができ、かつメモリ資源を有効活用できる出力バッファ型のＡＴＭスイッチ装置を提供する。 - 特許庁
  • The microprocessor 28 takes in picture data from the camera 21 for image picking up vehicle front part by this input and stores the data in ring buffer memories 25, 26, and 27.
    マイクロプロセッサ２８はその入力により車両正面部撮像用カメラ２１からの画像データを取り込み、リングバッファメモリ２５，２６，２７に格納する。 - 特許庁
  • When H data is transmitted, fundamentally, an input buffer 22 takes in data using a rise edge in complementary two strobe signals.
    入力バッファ２２は、Ｈデータが伝達された場合には、原則として、相補な２つのストローブ信号のうちの立上りエッジを使用してデータを取込む。 - 特許庁
  • To provide a voltage controlled oscillator which controls modulation sensitivity and stabilizes the input level of a buffer to be connected to the subsequent stage.
    変調感度の制御が可能で、次段に接続されるバッファの入力レベルを安定化させることのできる電圧制御発振器を提供する。 - 特許庁
  • A cache control unit 400 assigns input selectors 200-230 so that data of the buffer memories used is cached by at least one of the memory units.
    キャッシュ制御ユニット４００は、使用されるバッファメモリのデータが少なくとも一つのメモリユニットでキャッシュされるよう、インプットセレクタ２００〜２３０を割り当てる。 - 特許庁
  • A digital camera 10 includes an encoding processor 18, a buffer memory 20, a photometric circuit 22, an audio input circuit 24, a CPU 26 and a recording device 28.
    ディジタルカメラ１０は、符号化処理装置１８、バッファメモリ２０、測光回路２２、音声入力回路２４、ＣＰＵ ２６および、記録装置２８を含む。 - 特許庁
  • A CPU 21 of a character string data managing device 2 stores retrieval character string data inputted from a character string input device 1 for retrieval in a buffer 23.
    文字列データ管理装置２のＣＰＵ２１は、検索用文字列入力装置１から入力された検索文字列データをバッファ２３に格納する。 - 特許庁
  • A pixel processing means 14 performs a sequential image processing of the pixel data of the input image 2a which has been temporarily stored in the line buffer 11, and outputs output pixel data.
    画素処理手段１４は、ラインバッファ１１に一時記憶された入力画像２ａの画素データを順次画素処理し、出力画素データを出力する。 - 特許庁
  • A digital buffer of the source driver circuit receives and schedules external input digital video data and a shift register generates a sampling control signal according to the data.
    ソースドライバ回路のデジタルバッファは、外部入力デジタルビデオデータを受信およびスケジューリングし、シフトレジスタはそのデータに基づきサンプリング制御信号を生成する。 - 特許庁
  • A decoder 20 executes decoding processing for audio data read from an input buffer intermittently or continuously according to an instruction from a controller 100.
    デコーダ２０は、入力バッファ１０から読み出したオーディオデータを、制御部１００からの指示に応じて、間欠的もしくは連続的に復号処理を実行する。 - 特許庁
  • The input buffer 5 converts the A bit and B bit test data into parallel bit data and sends them to a step use D/A converter 1 and an offset use D/A converter 2.
    入力バッファ５は、Ａビット及びＢビットのテストデータを並列ビット化してステップ用D−A変換器１とオフセット用D−A変換器２とに送る。 - 特許庁
  • To improve the throughput by dynamically changing memory allocation including an input buffer for image read when reading and copying one picture.
    １枚の画像を読み込んで複写する際に、画像読み込み用の入力バッファを含めて動的にメモリ配分を変更して、スループットを上昇させる。 - 特許庁
  • The input buffer 101 receives external dada signals EXTDQ and ZEXTDQ being complementary mutually and outputs an internal data signal DIN.
    入力バッファ１０１は互いに相補の外部データ信号ＥＸＴＤＱおよびＺＥＸＴＤＱを受けて内部データ信号ＤＩＮを出力する。 - 特許庁
  • A bitstream analyzing unit 72 analyzes an input bitstream, sets the information, and outputs the resulting information to a buffer-information adding unit 73.
    ビットストリーム解析部７２は、入力されたビットストリームを解析し、上述したような情報を設定し、バッファ情報付加部７３に出力する。 - 特許庁
  • This delay in transmission can occur when the sending station's input device has not completely filled the buffer due to inherent machine timings
    送信中にこの遅れが起こるのは,送信局の入力装置がその機械固有のタイミングのため,緩衝域を充分に満たすことができなかったときである - コンピューター用語辞典
  • To improve input/output efficiency even in equipment capable of having only a small buffer pool by enabling a user program to intervene.
    ユーザ・プログラムが介入することができ、この結果小さいバッファプールしか持つことができない機器においても良い入出力効率をもたらすこと。 - 特許庁
  • A plurality of patterns of phase compensation circuits, each including a resistor and a capacitor connected in series, are provided at an input portion (a base of a transistor Q5) of a buffer in the amplifying apparatus.
    増幅装置内のバッファの入力部（トランジスタＱ５のベース）に、直列接続した抵抗とコンデンサからなる位相補償回路を複数パターン設ける。 - 特許庁
  • A caption expressed by a character code on an optical disk is converted into graphic data, and the graphic data is inputted from an input terminal 1 and is written to a graphic buffer 2.
    光ディスクで文字コードで表わされた字幕がグラフィックデータに変換されて入力端子１から入力され、グラフィックバッファ２に書き込まれる。 - 特許庁
  • To provide a semiconductor integrated circuit equipped with an input buffer in which the reflection of a signal wave is suppressed in the view from the outside and current consumption is reduced as well.
    外部から見て信号波の反射が抑制され、消費電流も削減された入力バッファを備えた半導体集積回路を提供する。 - 特許庁
  • Division frame storage buffer parts 132 and 142 repeatedly store input division frames until the division frame of the last frame is inputted.
    分割フレーム蓄積バッファ部１３２、１４２は、最終フレームの分割フレームが入力されるまで入力分割フレームを蓄積することを繰り返す。 - 特許庁
  • The input amplifier has a buffer circuit generating the external bias voltage by impedance-converting a reference voltage by a source follower in which a p and n MOS transistors are connected in series.
    また、基準電圧をｐ、ｎＭＯＳトランジスタを直列接続したソースホロワでインピーダンス変換して外部バイアス電圧を生成するバッファ回路を備える。 - 特許庁
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