「input buffer」を含む例文一覧(1992)
＜前へ 1 2 .... 21 22 23 24 25 26 27 28 29 .... 39 40 次へ＞- For example, when a write request packet of an address identical to that of a read request packet accumulated by the input buffer is present, data written to the common memory by the write request packet are transmitted to a processor as the result of execution of the read request packet, and the read request packet in the input buffer is canceled.
例えば、入力バッファに蓄積されたリード要求リクエストパケットと同一アドレスのライト要求リクエストパケットが存在する場合には、ライト要求リクエストパケットによって共有メモリに書き込まれるデータをリード要求リクエストパケットの実行結果としてプロセッサに送るとともに、入力バッファ中のリード要求リクエストパケットをキャンセルする - 特許庁 - The I/O buffer 33 has output buffers 41A and 41B for outputting data transmitted from the USB controller 16 to another device, and the differential input buffer 43 for inputting a differential signal of data received from another device into the USB controller 16.
Ｉ／Ｏバッファ３３は、ＵＳＢコントローラ１６から送信されるデータを他の機器へ出力するための出力バッファ４１Ａ，４１Ｂと、他の機器から受信されるデータの差動信号をＵＳＢコントローラ１６に入力するための差動入力バッファ４３とを有する。 - 特許庁 - Also, a skip function providing module D equipped with a skip function attained by a skip program, and equipped with a control part B10 for controlling an input buffer B1 and an output buffer B2 is attained, and a processing module B is included in the skip function providing module D.
また、スキッププログラムにより実現するスキップ機能を具備し、入力バッファＢ１および出力バッファＢ２の制御を行う制御部Ｂ１０を備えたスキップ機能提供モジュールＤが実現し、このスキップ機能提供モジュールＤに処理モジュールＢが包含される。 - 特許庁 - To obtain an output buffer circuit capable of outputting either a low voltage signal of 3.3V or a high voltage signal of 5V with respect to a low voltage input signal of 3.3V with a simple circuit configuration, and an interface circuit using the buffer.
簡単な回路構成で、３.３Ｖの低電圧入力信号に対して３.３Ｖの低電圧信号又は５Ｖの高電圧信号のいずれかを出力することができる出力バッファ回路及び出力バッファ回路を使用したインタフェース回路を得る。 - 特許庁 - To obtain an output buffer circuit capable of outputting either a low voltage signal of 3.3V or a high voltage signal of 5V with respect to a low voltage input signal of 3.3V with a simple circuit configuration, and an interface circuit using the buffer circuit.
簡単な回路構成で、３．３Ｖの低電圧入力信号に対して３．３Ｖの低電圧信号又は５Ｖの高電圧信号のいずれかを出力することができる出力バッファ回路及び出力バッファ回路を使用したインタフェース回路を得る。 - 特許庁 - The driver circuit includes a differential pre-buffer circuit 22 for clamping and outputting a signal by diodes 16 and 17 having nonlinear voltage current characteristics to an input signal and a differential output circuit 23 for amplifying and outputting an output signal of the differential pre-buffer circuit 22.
入力信号に対し非線形な電圧電流特性を有するダイオード１６、１７によって信号をクランプして出力する差動プリバッファ回路２２と、差動プリバッファ回路２２の出力信号を増幅して出力する差動出力回路２３を備える。 - 特許庁 - The oscillation circuit includes a buffer circuit BF for oscillation of a vibrator XTAL, and a variable capacitance circuit CX1(CX2) connected to a first connection node being one side of an input side or an output side of the buffer circuit BF to set a capacity value to a variable state.
発振回路は、振動子ＸＴＡＬの発振用のバッファー回路ＢＦと、バッファー回路ＢＦの入力側又は出力側の一方側である第１の接続ノードに接続され、容量値が可変に設定される可変容量回路ＣＸ１（ＣＸ２）を含む。 - 特許庁 - While the power of a buffer circuit 6 is kept turned on irrespective of the on or off of the power of the TCXO 1, a control unit 8 controls a switch 2 to cut off the power to the TCXO 1, and simultaneously controls a switch 7 to pull up an input to the buffer circuit 6.
ＴＣＸＯ１の電源オン／オフに関わらず、バッファ回路６の電源をオンの状態に維持した上、制御部８がスイッチ２を制御してＴＣＸＯ１の電源をオフにするのと同時に、スイッチ７によりバッファ回路６の入力をプルアップする。 - 特許庁 - The recording data input from the first control circuit through the serial interface are temporarily stored in a receiving buffer of a second control circuit, and the transfer speed of the serial interface is controlled according to a writable area of the receiving buffer.
そして、前記シリアルインタフェースを介して前記第１の制御回路から入力した前記記録データを一時的に第２の制御回路の受信バッファに格納し、前記受信バッファの書き込み可能領域に応じて前記シリアルインタフェースの転送速度を制御する。 - 特許庁 - To provide a data transfer controller which enables data to be efficiently transferred between a data storage means and a buffer memory when transferring data between an input/output device and the data storage means through the buffer memory, and a data transfer control method.
バッファメモリを介して入出力デバイスとデータ記憶手段との間でデータ転送を行う場合に、データ記憶手段とバッファメモリとの間で効率良くデータを転送することができるデータ転送制御装置及びデータ転送制御方法を提供すること。 - 特許庁 - When a track buffer 2 is an empty state, and/or a data read from the track buffer 2 is halted by a read control signal 12, the signal processing circuit is configured so as to change over an input data 14 of an audio processing circuit 8 to a fixed value by a selector 15.
トラックバッファ２がエンプティ状態であったり、読み出し制御信号１２によりトラックバッファ２からの読み出しデータが停止されたりした場合は、セレクタ１５によりオーディオ処理回路８の入力データ１４を固定値に切り換える様に構成されている。 - 特許庁 - A VBV buffer control operation section 171 determines the total of amounts of input bits into the VBV buffer controlled by each of split image encoders 120-1 through 120-4, and assigns the bits to the encoders 120-1 through 120-4 according to complexity of an image.
ＶＢＶバッファ制御演算部１７１は、各分割画像符号化装置１２０−１〜１２０−４が制御するＶＢＶバッファへの入力ビット量の総量を求め、画像複雑さに応じて、分割画像符号化装置１２０−１〜１２０−４に割り振る。 - 特許庁 - In this signal processing circuit, the CPU 1 of a data transfer side is not provided with an output buffer, and data to be transferred to the CPU 2 of a receiving side is directly written in the input buffer of the CPU 2 of the receiving side by using a DMA control circuit 9.
本発明の信号処理回路は、データ転送側のＣＰＵ１に出力バッファを設けず、受信側のＣＰＵ２に転送するべきデータはＤＭＡ制御回路９を用いて直接受信側のＣＰＵ２の入力バッファに書き込む構成をとる。 - 特許庁 - The frequency divider 17 outputs a carry signal CY to its own reset terminal R via a tri-state buffer 13 and outputs the carry signal CY to a reset terminal R of the frequency divider 27 via tri-state buffers 13, 14, input output ports 31, 41 and a tri-state buffer 25 in this order respectively.
分周器１７はキャリー信号ＣＹを、トライステートバッファ１３を介して自身のリセット端Ｒへ、またトライステートバッファ１３，１４、入出力ポート３１，４１、トライステートバッファ２５をこの順に介して分周器２７のリセット端Ｒへ、それぞれ出力する。 - 特許庁 - The input/output line sense amplifier includes a buffer unit buffering a strobe signal by a supplied first level voltage, a sense amplifier amplifying a signal of an input/output line in response to an output signal of the buffer unit by a supplied second level voltage, and a pre-charge unit pre-charging an output signal of the sense amplifier in response to an output signal of the buffer unit.
本発明の入／出力ライン感知増幅器は、第１レベル電圧を供給されて、ストローブ信号をバッファリングするバッファ部と、第２レベル電圧を供給されて、前記バッファ部の出力信号に応答して入／出力ラインの信号を増幅する感知増幅器と、前記第１レベル電圧を供給されて、前記バッファ部の出力信号に応答して前記感知増幅器の出力信号をプリチャージさせるプリチャージ部と、を含む。 - 特許庁 - The PCM format speech data is accumulated in an input buffer 1a and an input message queue 1b, and is processed and composited in a speech data processing/compositing section 1c according to output speech edition information, and is then outputted through an output section 1f.
ＰＣＭフォーマット音声データを入力バッファ１ａ、入力メッセージキュー１ｂに蓄積し、 出力音声編集情報に基づいて音声データ加工・合成部１ｃにて加工及び合成した後、出力部１ｆを介して出力する。 - 特許庁 - It is selected by a switch circuit 5 according to a scanning direction selection signal whether the input side buffer not switched to input the video signal is read by the forward scanning or backward scanning, and the signal is inputted to an error diffusion processing part 6.
映像信号の入力に回っていない入力側ラインバッファはタイミング生成回路１からの走査方向選択信号によって順走査もしくは逆走査で読出すかがスイッチ回路５で選択され、誤差拡散処理部６に入力される。 - 特許庁 - The PCM format voice data is accumulated in an input buffer 1a, an input message queue 1b, processed and synthesized by a voice data processing/synthesis part 1c based on output voice editing information and after that, outputted via an output part 1f.
ＰＣＭフォーマット音声データを入力バッファ１ａ、入力メッセージキュー１ｂに蓄積し、 出力音声編集情報に基づいて音声データ加工・合成部１ｃにて加工及び合成した後、出力部１ｆを介して出力する。 - 特許庁 - To provide an input buffer circuit for a semiconductor integrated circuit device that is provided with a differential amplifier circuit where the power consumption is reduced when an input signal requires no amplification by the differential amplifier circuit.
差動アンプ回路を備えた入力バッファ回路において、入力される信号が差動アンプ回路の増幅動作を必要としない場合には、低消費電力化を図ることができる半導体集積回路装置の入力バッファ回路を提供する。 - 特許庁 - In a synchronous bank type multi-port memory, a register/buffer circuit performs input of a read/write signal and an address signal from the outside port, input or output of a data signal from the outside port, and output of an inputted port block signal to the outside.
同期バンク型多ポートメモリにおいて、レジスタ／バッファ回路は、外部のポートからのリード／ライト信号とアドレス信号の入力、データ信号の外部のポートからの入力または出力、入力されるポートブロック信号の外部への出力を行う。 - 特許庁 - Print data from KEY input section 4 or image input section 5 is displayed at a display section 6 and stored at the original print data 31 and print buffer 32 in the RAM 3 of a CPU 1.
カラーの原色であるＹ、Ｍ、Ｃのインクをヘッド列幅の１／３ずつ下げて重ね合わせ印刷して、印刷ヘッド列幅の端部より印字ヘッド位置をずらして重ね合わせるとと共にＹ、Ｍ、Ｃの各重ね繋ぎ部分が同一場所に重ならないようにする。 - 特許庁 - A video signal for one horizontal scan period written in a write buffer memory 3 is read by a control signal of a memory input/output control circuit 9 in a frequency which is three times as high as that of an input video signal and written to a one-port memory 2.
書き込みバッファメモリ３へ書き込まれた１水平走査期間分の映像信号は、メモリ入出力制御回路９の制御信号により、入力映像信号の３倍の周波数で読み出されて１ポートメモリ２へ書き込まれる。 - 特許庁 - The semiconductor integrated circuit connects the input and output terminal 1B to scan passes 3_m+1-3_n and the combination circuit 2 via a selector 5B, and connects the output side of the scan passes 3_m+1-3_n to the input and output terminal 1A via a selector 6B and a tristate buffer 7B.
一方、入出力端子１Ｂは、セレクタ５Ｂを介してスキャンパス３_m+1 〜３_n と組み合わせ回路２に接続し、このスキャンパス３_m+1 〜３_n の出力側を、セレクタ６Ｂと３ステートバッファ７Ｂを介して入出力端子１Ａに接続する。 - 特許庁 - The current supply means 23 supplies a current to the output node within a prescribed short time from the trailing edge of the input signal in response to an output signal from a buffer connected to the output node of the differential amplifier 21 and the input signal.
電流供給手段は、入力信号と差動増幅器の出力ノードに接続されるバッファの出力信号に応答して入力信号の立下りエッジから所定の短時間内に出力ノードに電流を供給する。 - 特許庁 - When a break position in a video frame of input 1 is detected from data from a TS/PES parser 1 by a controller 7 on the assumption that a request to switch the input 1 to into 2 is generated, the read of data from a switch buffer 3 is stopped.
入力１から入力２に切替える要求が発生したとすると、制御装置７はＴＳ／ＰＥＳパーサ１からのデータにより、入力１のビデオフレームの切れ目位置を検出すると、スイッチバッファ３からのデータの読出しを中止する。 - 特許庁 - A data processor (1) is provide with a central processing unit (2), a memory (5) which can be accessed from the central processing unit, a plurality of input/output circuits (12, 13), and an FIFO control circuit (6) for making the memory operate as the FIFO buffer of the input/output circuits.
データプロセッサ（１）は、中央処理装置（２）と、中央処理装置によりアクセス可能なメモリ（５）と、複数の入出力回路（１２，１３）と、メモリを複数の入出力回路のＦＩＦＯバッファとして動作させるＦＩＦＯ制御回路（６）とを有する。 - 特許庁 - The page buffer circuit includes a cache latch circuit including first and second cache latch nodes, a switch circuit for selectively connecting the second cache latch node to the latch input node, and a shared sense circuit connected between the latch input node and a reference potential.
ページバッファ回路はまた、第１及び第２キャッシュラッチノードを含むキャッシュラッチ回路と、ラッチ入力ノードに第２キャッシュラッチノードを選択的に連結するスィッチ回路と、ラッチ入力ノードと参照電位との間に連結された共有感知回路を含む。 - 特許庁 - In an output mode, in which an enable signal EN is set at 'H' level, an output data signal D in the preceding stage of an output circuit 10 is supplied to an input section 21, by setting one buffer gate 25 in an input selector section 23 to a conducted state.
イネーブル信号ＥＮがＨレベルに設定された出力モードでは、入力セレクタ部２３内の一方のバッファゲート２５を導通状態にして、出力回路１０の前段の出力データ信号Ｄを入力部２１へ供給する。 - 特許庁 - A test circuit 14 is connected to the inner bus BLout, and the test circuit 14 outputs a response signal via the inner bus BLout, the output buffer 13 and the output pads DQ0 to DQn, in response to a signal input to the input pads IN, IN0 to INn during a continuity test.
試験回路１４が内部バスBLoutに接続され、導通試験時において、試験回路１４は入力パッドIN,IN0〜INnに入力された信号に応答して、内部バスBLout、出力バッファ１３、出力パッドDQ0〜DQnを介して応答信号を出力する。 - 特許庁 - An oscillator includes: an oscillation circuit for generating an oscillation signal; an amplifier circuit for amplifying the generated oscillation signal; and a plurality of CMOS buffer circuits connected in parallel with each other, input terminals of the CMOS buffer circuits are connected together, output terminals of the CMOS buffer circuits are connected together, and each CMOS buffer circuit buffers the amplified oscillation signal.
発振信号を生成する発振回路と、前記生成された発振信号を増幅する増幅回路と、相互に並列接続された複数のＣＭＯＳバッファ回路であって、当該複数のＣＭＯＳバッファ回路の入力端が一つに接続されており、当該複数のＣＭＯＳバッファ回路の出力端が一つに接続されており、各ＣＭＯＳバッファ回路が前記増幅された発振信号をバッファリングする前記複数のＣＭＯＳバッファ回路と、を含む。 - 特許庁 - In the case that the input completion is not reported from the input report part 107 though the system time T passes the allowable error time ε from the the reference processing time TO, the encoding part 108 encodes and records an immediately preceding image remaining in an input buffer 106, with the reference processing time TO as the time stamp TS.
システム時刻Ｔが基準処理時刻ＴＯから許容誤差時間εを過ぎても、入力通知部１０７から入力完了が通知されない場合は、符号化部１０８が基準処理時刻ＴＯをタイムスタンプＴＳとして入力バッファ１０６に残っている直前の画像を符号化し、記録する。 - 特許庁 - The VCCA system circuit part 1 is provided with an input-output terminal PadA, an inverter INV1, an inverter INV4, a latch circuit LATCH1, an output buffer circuit SBUFF2, a delay circuit DIN3, a delay circuit DIN4, a two-input NAND circuit NAND2, and a two-input NOR circuit NOR2.
ＶＣＣＡ系回路部１には入出力端子ＰａｄＡ、インバータＩＮＶ１、インバータＩＮＶ４、ラッチ回路ＬＡＴＣＨ１、出力バッファ回路ＳＢＵＦＦ２、遅延回路ＤＩＮ３、遅延回路ＤＩＮ４、２入力ＮＡＮＤ回路ＮＡＮＤ２、及び２入力ＮＯＲ回路ＮＯＲ２が設けられる。 - 特許庁 - The FIFO memory device is provided with a memory array having a plurality of address arrangements and capable of storing input data and a boundary pointer indicating the end point of a buffer area to be formed in the memory array capable of storing the input data and characterized by controlling the value of the boundary pointer in accordance with the volume of the input data.
複数のアドレス配置を有し、入力データを格納するメモリアレイと、前記入力データが格納され得る前記メモリアレイ内に形成されるバッファ領域の終了点を示すバウンダリポインタと、格納されている前記入力データの量に応じて前記バウンダリポインタの値を調整することを特徴とする。 - 特許庁 - A clock buffer 110 is provided with a 1st logic element 122, that is configured to receive an input clock signal and supply a delayed input clock signal and with 1st and 2nd transistors(TRs) 146, 147 that are configured to receive the delayed input clock signal.
本発明のクロックバッファ（１１０）は、入力クロック信号を受信し、前記入力クロック信号を遅延させた遅延入力クロック信号を供給するように構成された第一の論理素子（１２２）と前記遅延入力クロック信号を受信するように構成された第一、第二のトランジスタ（１４６、１４７）を備える。 - 特許庁 - The input terminal 10a is connected with the photodiode PD, and this interface conversion device 10 inputs the electric current generated by the photodiode PD to the input terminal 10a, and outputs the signal of a frequency corresponding to the amplitude of the input electric current from the buffer amplifier 18 to the counting unit 19.
このＩ／Ｆ変換装置１０は、入力端１０ａがフォトダイオードＰＤと接続されており、フォトダイオードＰＤで発生した電流を入力端１０ａに入力して、その入力した電流の大きさに応じた周波数の信号をバッファアンプ１８から計数部１９へ出力する。 - 特許庁 - This three-dimensional curve-forming system 100 includes: an existing curve storage part 22 associating and previously storing Z buffer values and position data of points constituting a curve in the three-dimensional space; and an input reception means 11 receiving an input curve that is the curve in the two-dimensional space input to a display plane by the user.
三次元曲線化システム１００は、三次元空間の曲線を構成する点の位置データと、Ｚバッファ値とを対応付けて予め記憶する既存曲線記憶部２２と、ユーザによって表示平面に入力された二次元空間の曲線である入力曲線を受け付ける入力受付手段１１とを備える。 - 特許庁 - The sample-hold circuit 20 includes: a switch element 21 for sampling an input signal Vin; the capacitive element 22 for holding the sampled input signal with a charging voltage of Vc=Vin-Vce; and a buffer amplifier 23 for applying impedance conversion to the input signal Vin=Vc+Vce held in the capacitive element 22 and providing an output.
サンプル・ホールド回路２０は、入力信号Ｖｉｎをサンプリングするスイッチ素子２１と、サンプリングされた入力信号ＶｉｎをＶｃ＝Ｖｉｎ−Ｖｃｅの充電電圧でホールドするコンデンサ素子２２と、コンデンサ素子２２にホールドされた入力信号Ｖｉｎ＝Ｖｃ＋Ｖｃｅをインピーダンス変換して出力するバッファアンプ２３とを有している。 - 特許庁 - A frequency identification circuit 2 receives an external clock signal extCLK received via a clock input buffer 1 of this semiconductor integrated circuit at its one input as a clock signal ECLK, and the frequency identification circuit 2 receives a basic clock signal BCLK generated by a basic clock oscillator 3 at the other input.
クロック入力バッファ１を介して入力された外部クロック信号ｅｘｔＣＬＫを、クロック信号ＥＣＬＫとして、周波数同定回路２の一方の入力に供給し、基本クロック発振器３が形成した基本クロック信号ＢＣＬＫを周波数同定回路２の他方の入力に供給する。 - 特許庁 - An input buffer includes an output inverter circuit 2 for inverting an input signal from the exterior of a semiconductor integrated circuit and outputting it into the semiconductor integrated circuit, and a fixing circuit for starting fixing a voltage V1 of the input signal earlier than the inverting of the inverter circuit 2.
本発明による入力バッファは、半導体集積回路の外部からの入力信号を反転して半導体集積回路の内部に出力する出力インバータ回路２と、出力インバータ回路２の反転動作よりも早く入力信号の電圧Ｖ１の固定動作を開始する固定回路とを具備する。 - 特許庁 - The VCCB system circuit part 2 is provided with an input-output terminal PadB, an inverter INV2, an inverter INV3, a latch circuit LATCH2, an output buffer circuit SBUFF1, a delay circuit DIN1, a delay circuit DIN2, a two-input NAND circuit NAND1, and a two-input NOR circuit NOR1.
ＶＣＣＢ系回路部２には入出力端子ＰａｄＢ、インバータＩＮＶ２、インバータＩＮＶ３、ラッチ回路ＬＡＴＣＨ２、出力バッファ回路ＳＢＵＦＦ１、遅延回路ＤＩＮ１、遅延回路ＤＩＮ２、２入力ＮＡＮＤ回路ＮＡＮＤ１、及び２入力ＮＯＲ回路ＮＯＲ１が設けられる。 - 特許庁 - The controller 8 outputs TxFault, from the TxFault output terminal (b) to the output buffer 11; outputs a shutdown signal to the APC circuit 7 based upon input to the TxDisable input terminal (a); and outputs the TxFault to the external supervisory control signal input/output terminal (g), when a monitor value of a bias current exceeds a shutdown threshold.
コントローラ８は、バイアス電流のモニタ値がシャットダウン閾値を超えた場合に、TxFault出力端子ｂから出力用バッファ１１にTxFaultを出力し、TxDisable入力端子ａへの入力に基づいてＡＰＣ回路７へシャットダウン信号を出力すると共に、TxFaultを外部監視制御信号入出力端子ｇへ出力させる。 - 特許庁 - This data transfer device has the buffer 108 between an image processor 2 and an image input/output device 3, and a common memory 4 common-accessed by them, performs control so that the buffer 108 is used for only specific access, and simultaneously controls data transfer to the common memory 108.
画像処理装置２および画像入出力装置３とそれらに共有アクセスされる共有のメモリ４間にバッファ１０８を具備し、特定のアクセスにのみバッファ１０８を使用するよう制御すると同時に共有のメモリ１０８へのデータ転送を制御する。 - 特許庁 - The PO arithmetic circuit 107 reads a PO code stored in a buffer 108 already, sets a syndrome arithmetic formula for calculating the PO code from the PO code, input sector data and a PI code, calculates a PO code of each column, and writes it back in the buffer 108.
ＰＯ演算回路１０７は、既にバッファ１０８に格納されているＰＯ符号を読み出し、このＰＯ符号と、入力されたセクタデータおよびＰＩ符号から、ＰＯ符号を算出するためのシンドローム演算式を設定し、各列のＰＯ符号を算出して、バッファ１０８に書き戻す。 - 特許庁 - A 0 insertion section 12 reads data stored in an input queue storage section 12b to a buffer memory 12c in the unit of 8 bits, searches a 0 insertion table 12e to carry out 0 insertion processing and transmits the data subjected to 0 insertion processing from the buffer memory 12c to a queue storage section 12d.
０挿入部１２では、入力キュー記憶部１２ｂに記憶されたデータを８ビット単位でバッファメモリ１２c に読み込み、０挿入テーブル１２ｅを検索して、０挿入処理を行い、０挿入処理を受けたデータをバッファメモリ１２c から出力キュー記憶部１２ｄへ送出する。 - 特許庁 - If the amount of the input packets received by the buffer is greater than the threshold value, a transmission packet control section 203 divides the received packets into the amount of the threshold value and the remaining amount, transmits the received packets of the threshold value to the line terminator LT2, and stores the remaining received packets in the buffer.
送出パケット制御部２０３は、もしもバッファに入力された入力パケットが閾値より多い場合は、入力パケットを閾値分と残りに分割し、閾値分の入力パケットを局内加入者収容装置ＬＴ２に送出し、残りの入力パケットはバッファに蓄える。 - 特許庁 - Then, when the input end of the purchased merchandise is declared through the subtotal key of a keyboard 61, whether or not the pertinent merchandise code exists in the merchandise value discount information buffer 72 is determined based on the merchandise code stored in the purchased merchandise information buffer 71.
そして、キーボード６１の小計キーを介して買上商品の入力終了が宣言されると、買上商品情報バッファ７１に記憶されている当該商品コードに基づいて商品値割引情報バッファ７２に当該商品コードが存在するか否かを判定する。 - 特許庁 - Furthermore, a MOS TR 23 is provided in series with a MOS TR 21 being a component of a source follower circuit of the buffer circuit and a voltage being a sum of an input signal voltage Vin and a fixed voltage is applied to the gate of the MOS TR 23 to enhance the linearity of the buffer circuit.
また、バッファ回路のソースフォロア回路を構成するＭＯＳトランジスタ２１に直列にＭＯＳトランジスタ２３を設け、そのゲートに入力信号電圧Ｖｉｎに固定電圧を加算した電圧を印加することにより、バッファ回路の線形性を改善するものである。 - 特許庁 - The drive voltage control device includes a buffer for generating the load drive voltage by input of a predetermined signal at the time of driving a load, and a boosting circuit for supplying boost voltage different from a target drive voltage to a signal line between an output terminal of the buffer and the load circuit at the early time of driving the load circuit.
負荷駆動時には所定の駆動電圧を入力して、負荷回路を駆動するバッファと、前記負荷回路の駆動初期時に、前記バッファの出力端子と前記負荷回路との間の信号線に目標駆動電圧とは異なるブースト電圧を与えるブースト回路とを有する。 - 特許庁 - A nonlinear displayed image distortion correction mechanism is provided which variably controls the display clock velocity of an image when an image having the horizontal nonlinear distortion is once input to a buffer memory 2 and then the image is output from the buffer memory 2, and the nonlinear displayed image distortion correction mechanism performs the nonlinear distortion.
水平方向の非線形歪を持った画像をいったんバッファメモリ２に入力し、そのバッファメモリ２から画像を取り出すときに、画像の表示クロックの速度を可変制御する非線形表示画像歪補償機構を用意して、非線形歪の是正を行う。 - 特許庁 - This bus monitor is provided with an input part 1, a receiver part 2, a definition file 3, a control part 4, a filter 5, a command picking part 6, a command data buffer 7, an image data buffer 8, an image display part 9, a display part 10, a command interpretation part 11, and an image information table 12.
このバスモニター装置は、入力部１と、受信部２と、定義ファイル３と、制御部４と、フィルター５と、コマンド切り出し部６と、コマンドデータバッファ７と、画像データバッファ８と、画像表示部９と、表示部１０と、コマンド解釈部１１と、画像情報テーブル１２とを有している。 - 特許庁
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