「input buffer」を含む例文一覧(1992)
＜前へ 1 2 .... 22 23 24 25 26 27 28 29 30 .... 39 40 次へ＞- Then, when the input end of the purchased merchandise is declared through the subtotal key of a keyboard 61, whether or not the pertinent merchandise code exists in the merchandise value discount information buffer 72 is determined based on the merchandise code stored in the purchased merchandise information buffer 71.
そして、キーボード６１の小計キーを介して買上商品の入力終了が宣言されると、買上商品情報バッファ７１に記憶されている当該商品コードに基づいて商品値割引情報バッファ７２に当該商品コードが存在するか否かを判定する。 - 特許庁 - Furthermore, a MOS TR 23 is provided in series with a MOS TR 21 being a component of a source follower circuit of the buffer circuit and a voltage being a sum of an input signal voltage Vin and a fixed voltage is applied to the gate of the MOS TR 23 to enhance the linearity of the buffer circuit.
また、バッファ回路のソースフォロア回路を構成するＭＯＳトランジスタ２１に直列にＭＯＳトランジスタ２３を設け、そのゲートに入力信号電圧Ｖｉｎに固定電圧を加算した電圧を印加することにより、バッファ回路の線形性を改善するものである。 - 特許庁 - The drive voltage control device includes a buffer for generating the load drive voltage by input of a predetermined signal at the time of driving a load, and a boosting circuit for supplying boost voltage different from a target drive voltage to a signal line between an output terminal of the buffer and the load circuit at the early time of driving the load circuit.
負荷駆動時には所定の駆動電圧を入力して、負荷回路を駆動するバッファと、前記負荷回路の駆動初期時に、前記バッファの出力端子と前記負荷回路との間の信号線に目標駆動電圧とは異なるブースト電圧を与えるブースト回路とを有する。 - 特許庁 - A nonlinear displayed image distortion correction mechanism is provided which variably controls the display clock velocity of an image when an image having the horizontal nonlinear distortion is once input to a buffer memory 2 and then the image is output from the buffer memory 2, and the nonlinear displayed image distortion correction mechanism performs the nonlinear distortion.
水平方向の非線形歪を持った画像をいったんバッファメモリ２に入力し、そのバッファメモリ２から画像を取り出すときに、画像の表示クロックの速度を可変制御する非線形表示画像歪補償機構を用意して、非線形歪の是正を行う。 - 特許庁 - The semiconductor integrated circuit comprises an external connection terminal 1, the electrostatic discharge protective circuit 2, an output circuit 3, an output pre-buffer circuit 4, an input buffer circuit 5, an internal circuit 41, an interpower supply electrostatic discharge protective circuit 6, and a gate voltage control circuit 7.
本発明の半導体集積回路は、外部接続用端子１と、静電放電保護回路２と、出力回路３と、出力プリバッファ回路４と、入力バッファ回路５と、内部回路４１と、電源間静電放電保護回路６と、ゲート電圧制御回路７とを備えている。 - 特許庁 - A computer 4 divides test data of (N+M) bits into A bit data for a step and B bit data for an offset and sends them to an input buffer 5, receives an output from an output buffer 6 to search all change points of digital outputs with respect to analog inputs, thereby measuring the nonlinearity.
計算機４は、N＋Mビットのテストデータをステップ用のＡビットとオフセット用のＢビットに分割して入力バッファ５に送るとともに、出力バッファ６の出力を取り込んで、アナログ入力に対するデジタル出力の変化点を全点サーチすることで非直線性を測定する。 - 特許庁 - The semiconductor integrated circuit has a terminal 1 for an external connection, the static-discharge protective circuit 2, an output circuit 3, an output pre-buffer circuit 4, an input buffer circuit 5, an internal circuit 51, the static-discharge protective circuit 6 between power supplies and a substrate-potential control circuit 7.
本発明の半導体集積回路は、外部接続用端子１と、静電放電保護回路２と、出力回路３と、出力プリバッファ回路４と、入力バッファ回路５と、内部回路５１と、電源間静電放電保護回路６と、基板電位制御回路７とを備えている。 - 特許庁 - When ATM cells exist in the high-priority buffer 5 and the length of the queue of the ATM cells in the buffer 5 exceeds a threshold at the time of writing the cells in the buffers 5 and 6, the ATM cells are canceled by considering that the degree of the issue with respect to the priority of the input ATM cells drops.
この書き込み時に、高優先バッファ５にＡＴＭセルが存在し、かつ、高優先バッファ５内のＡＴＭセルの待ち行列長が、しきい値を超過している場合に、入力ＡＴＭセルの優先度に対する問題の程度が低下したものとして廃棄する。 - 特許庁 - Thus, since the DAC 13 can convert, while one analog buffer 14A is outputting an analog picture signal, an analog picture signal to be input to the other analog buffer 14B, the number of the DACs 13 can be reduced while ensuring the output periods of the analog buffers 14A and 14B.
これにより、ＤＡＣ１３は、一方のアナログバッファ１４Ａがアナログ映像信号を出力中に他方のアナログバッファ１４Ｂに入力するアナログ映像信号を変換することができるので、アナログバッファ１４Ａ，１４Ｂの出力期間を確保しつつ、ＤＡＣ１３の数を減らすことができる。 - 特許庁 - In the configuration where an input buffer section 111 and an output buffer section 121 of interest are sandwiched by FFs 133, 143 of testing common circuit sections 131, 141 and FFs 103, 104 of the local clock section 101, diagnoses/tests are performed using an RAGR 161 and an MISR 162.
テスト用共通回路部１３１，１４１のＦＦ１３３，１４３と、ローカルクロック部１０１の内部のＦＦ１０３，１０４とにより、対象となる入力バッファ部１１１や出力バッファ部１２１を挟み込んだ構成において、ＲＡＧＲ１６１及びＭＩＳＲ１６２を用いて、診断・テストを実施する。 - 特許庁 - An output terminal of a second buffer circuit (103, 104, 107 and 108) is connected to respective gate terminals of a second PMOS transistor P2 and a second NMOS transistor N2, and an input terminal of the second buffer circuit (103, 104, 107 and 108) is connected to the end of the inductance element L1.
第２ＰＭＯＳトランジスタＰ２および第２ＮＭＯＳトランジスタＮ２の各ゲート端子に第２バッファ回路（１０３，１０４，１０７，１０８）の出力端子を接続し、第２バッファ回路（１０３，１０４，１０７，１０８）の入力端子をインダクタンス素子Ｌ１の一端に接続する。 - 特許庁 - This bus monitor is provided with an input part 1, a receiver part 2, a definition file 3, a control part 4, a filter 5, a command picking part 6, a command data buffer 7, an image data buffer 8, an image display part 9, a display part 10, a command interpretation part 11, and an image information table 12.
このバスモニター装置は、入力部１と、受信部２と、定義ファイル３と、制御部４と、フィルター５と、コマンド切り出し部６と、コマンドデータバッファ７と、画像データバッファ８と、画像表示部９と、表示部１０と、コマンド解釈部１１と、画像情報テーブル１２とを有している。 - 特許庁 - Port control sections 20#1 to 20#n have an output buffer 201 shared by input ports #1 to #n, upon the receipt of a packet through port control, a packet transfer processing section 11 discriminates the destination of the packet and transfers the received packet to the output buffer of the port control section corresponding to the destination.
ポート制御部２０＃１〜２０＃ｎは各入力ポート＃１〜＃ｎに共通の出力バッファ２０１を有し、ポート制御を介してパケットを受信した場合に、パケット転送処理部１１はその送信先を判断して受信パケットをその送信先に対応するポート制御部の出力バッファに転送する。 - 特許庁 - Then, the amplitude of oscillation output appearing between a first buffer amplifier and the second buffer amplifier is detected by an amplitude control circuit and the signal level on the input side of the amplifying element of the oscillation circuit is controlled on the basis of the detected amplitude so that the amplitude of oscillation output reaches a set value.
そして振幅制御回路により第１のバッファアンプと第２のバッファアンプとの間に現れる発振出力の振幅を検出し、検出した振幅に基づいて発振出力の振幅が設定値になるように当該発振回路の増幅素子の入力側の信号レベルを制御する。 - 特許庁 - If the streams of motion image data to be received in the communication section 11 are interrupted and the data amount stored in the queue buffer 12 is lower than a predetermined amount, a control unit 19 performs control so that substitutional data for substitution of the motion image data can be input into the queue buffer 12.
制御部１９は、通信部１１において受信される動画データのストリームが途切れ、且つ、キューバッファ１２に蓄積されているデータの量が所定量未満である場合、前記動画データの代替となる代替データがキューバッファ１２に入力されるよう制御する。 - 特許庁 - The image recorder performs image recording by temporarily storing externally inputted image data in an image data buffer 12 and then outputting it, and displays color information of the image data, information of input/output state and operability information of the image data buffer at a display section 14a.
この画像記録装置は、外部から入力した画像データを画像データバッファ１２で一旦記憶してから出力し画像記録を行い、画像データの色情報、入出力状態の情報及び画像データバッファの動作可否情報を表示部１４ａに表示する。 - 特許庁 - The programming operation method for a flash memory device includes: a plurality of multi-level cells connected to a plurality of bit line pairs and a plurality of word lines respectively; and a page buffer circuit including a high-order bit register for storing input data and outputting the input data or inverted input data, and a low-order bit register for receiving the transmission of the input data through the high-order bit register.
複数のビットライン対と複数のワードラインにそれぞれ連結される複数のマルチレベルセルと、入力データを格納し、前記入力データあるいは反転された入力データを出力する上位ビットレジスタと、前記上位ビットレジスタを介して入力データの伝達を受ける下位ビットレジスタを含むページバッファ回路とを含むフラッシュメモリ装置のプログラム動作方法。 - 特許庁 - To provide a frame exchange where a low operating frequency of a bus is selected and a cell loss rate is decreased more than that of an ATM exchange adopting a conventional input buffer system.
バスの動作周波数を抑え、かつ、セル損失率を従来の入力バッファ方式を用いたＡＴＭ交換機構よりも低く抑えることのできるフレーム交換装置を提供する。 - 特許庁 - A buffer provided between processing sections A, B comprises shift registers 10, 20, an input selector section 30, an output selector section 40, a write control section 50 and a read control section 60.
処理部Ａ，Ｂ間に設けられるバッファは、シフトレジスタ１０、２０と、入力セレクタ部３０、出力セレクタ部４０と、書き込み制御部５０、読み込み制御部６０とで構成される。 - 特許庁 - The ATM switch 2 is provided with a channel input section 5, a switch section 6 that conducts switching processing of an ATM cell, a buffer trunk section 7 that temporarily stores the ATM cell, and a channel output section 8.
ＡＴＭ交換機２は、回線入力部５と、ＡＴＭセルの交換処理を行うスイッチ部６と、ＡＴＭセルを一時蓄積するバッファトランク部７と、回線出力部８を備える。 - 特許庁 - To provide a semiconductor integrated circuit device, that is provided with an output buffer circuit capable to suppress the occurrence of a very small leakage current, even when surge voltage is applied to an input/output pad.
入出力パッドにサージ電圧が印加されても、微小リーク電流の発生を抑制できる出力バッファ回路を備える半導体集積回路装置を提供する。 - 特許庁 - The exemplary input buffer circuit comprises two differential pairs of transistors configured in a back-to-back arrangement and sharing a common node, thus resulting in small current requirements.
例示的入力バッファ回路は、バックツーバックに配置され、コモンノードを共有するように構成されるトランジスタの２つの差動ペアを含み得、結果として、電流の要求量がより少なくなる。 - 特許庁 - When an instruction to change a scramble key is input through a scramble change instruction device 41, a random number output device 42 outputs a generated pseudo random number to a scramble key buffer 61.
スクランブル変更指令器４１を介して、スクランブル鍵の変更の指令が入力された場合、乱数出力器４２は、生成した疑似乱数をスクランブル鍵バッファ６１に出力する。 - 特許庁 - In a packet dividing part 10, the variable length packet is divided into fixed length packets and in an input buffer part 12, a queue is stored by output lines and further by QoS classes.
パケット分割部１０において、可変長パケットを固定長パケットに分割し、入力バッファ部１２において、出力回線別さらにＱｏＳクラス別にキューに格納する。 - 特許庁 - When display is performed on the sub-LCD 22, items to be displayed are appropriately selected according to the input by a user out of this display buffer part 210, and display is performed on the sub-LCD 22.
サブＬＣＤ２２に表示を行う際には、この表示バッファ部２１０の中から、ユーザの入力などに応じて適宜選択設定を行い、サブＬＣＤ２２に表示を行う。 - 特許庁 - To provide an improved input buffer circuit configured for voltage detection that can facilitate use of a mid-level voltage for testing purposes, and a method therefor.
テスト目的のために、中間レベルの電圧の使用を容易にし得る、電圧検出のために構成される改良型入力バッファ回路および方法が提供を提供すること。 - 特許庁 - In addition, when the consumption of the output buffer exceeds an emergency threshold, the back pressure is transmitted to input control parts 2210a to 2210n in a main switch part 2200.
これに加えて、出力バッファの使用量が緊急の閾値を超過した場合は、メインスイッチ部２２００内の入力制御部２２１０ａ〜２２１０ｎに対してバックプレッシャを送信する。 - 特許庁 - A buffer amplifier 19 amplifies the output of the delay circuit 30, adds the amplified output to an output terminal 20, and feeds the output back to an input side of the integrating circuit 16 via the resistor 13.
バッファ増幅器１９は遅延回路３０の出力を増幅し、出力端子２０へ加えると共に抵抗１３を介して積分回路１６の入力側へ帰還する。 - 特許庁 - When the rate exceeding notification is received or when a data amount in a buffer reaches a fixed data amount or more, a data input rate to the transmitting apparatus is controlled to be reduced.
レート超過通知を受信した場合、または、バッファ内のデータ量が一定以上に達した場合には、当該送信装置へのデータ入力レートを低減するように制御する。 - 特許庁 - A master flip-flop section 2 selects whether to output the data signal from the input buffer section 1 or to retain the data signal being output in response to second control clocks N1 and N2.
マスタフリップフロップ部２は、第２制御クロックＮ１、Ｎ２に応じて入力バッファ部１からのデータ信号を出力するか、出力中のデータ信号を保持するかを選択する。 - 特許庁 - When the input of the buffer size ends, a current line number set by an in-line number setting part 15d in an image transfer program 5 is updated by adding the prescribed number of lines thereto.
バッファサイズの取り込みが終了すると、画像転送プログラム１５のインライン番号設定部１５ｄで設定されたカレント（現在の）ライン番号を所定のライン数を加算して更新する。 - 特許庁 - The tri-state buffer also has a control input, which may be connected to a delay circuit between Vcc and ground, to allow hot swapping and other benefits.
また、トライステートバッファは制御入力も有しており、制御入力はホットスワッピングおよび他の便益を可能にするようにＶｃｃとグラウンドの間の遅延回路に接続されてもよい。 - 特許庁 - To provide a DC level shift circuit which can make the amount of level shifts fluctuate by a large amount in a low power consumption current, without giving an influence to the operating state of an input stage buffer amplifier.
入力段バッファアンプの動作状態に影響を与えずに、且つ低消費電流の回路で、レベルシフト量を大きく増減させることができる直流レベルシフト回路を提供する。 - 特許庁 - When the initializing signal of low level is received in an input CL, low level is impressed to the inputs of pulse delay circuits DL31-DL3m and a buffer 11 and an output Q is turned into low level.
入力ＣＬにローレベルの初期化信号を受けた場合、パルス遅延回路ＤＬ３１〜ＤＬ３ｍおよびバッファ１１の入力にローレベルが印加され、出力Ｑがローレベルになる。 - 特許庁 - An impedance adjusting clock signal ZSCK passes through the output circuit OB, returns by total reflection at the far end of the transmission line L, enters the input buffer IB and is compared with Vref.
インピーダンス調整クロック信号ＺＳＣＫは出力回路ＯＢを通り、伝送線Ｌの遠端で全反射されて戻り、インプットバッファＩＢに入りＶｒｅｆと比較される。 - 特許庁 - If the print job whose term of validity is judged to have expired is still in data reception, storage of following data of the print job in the input buffer is rejected.
そして、有効期限が切れたと判断した印刷ジョブが未だデータ受信中であれば、当該印刷ジョブについて以降のデータを入力バッファに記憶することを拒否する。 - 特許庁 - When traffic is in congestion in the cell output buffers 5, 6 and the traffic control section 12 receives a back-pressure, the traffic control section 12 activates a shaping function with respect to the cell input buffer 1.
セル出力バッファ５，６においてトラフィックが輻輳し、トラフィック制御部１２がバックプレッシャを受けると、トラフィック制御部１２は、セル入力バッファ１に関するシェーピング機能を働かせる。 - 特許庁 - Second correction circuits 20, 21, 23 detect a delay time of a clock signal supplied from the input buffer circuit 11, and output a clock signal in which a delay time is corrected.
第２の補正回路２０、２１，２３は、入力バッファ回路１１から供給されるクロック信号の遅延時間を検出し、遅延時間が補正されたクロック信号を出力する。 - 特許庁 - Since the detection resistor 111 has a fixed resistance and the heating resistor 110 has a resistance dependent on the temperature, an input voltage to the buffer amplifier 112 is dependent on the temperature.
検出抵抗１１１は抵抗値固定で、発熱抵抗体１１０の抵抗値は温度により変化する為、バッファアンプ１１２に入力される電圧は温度により変化する。 - 特許庁 - Meanwhile, a buffer 24 which is connected in the line from the CPU 15 to the CPU 1 consists of a CMOSIC, etc., that has no a protective diode functioning to a power supply against the input terminal.
また、電源オンＣＰＵ１５から省エネ制御されるメイン制御用ＣＰＵ１へのバッファ２４を入力端子から電源側への保護ダイオードの無いＣＭＯＳＩＣなどで構成する。 - 特許庁 - The plotting circuit is provided with a data buffer 42 directly connected to the input/output terminals of a video memory 20, and the reading of plotting pattern data and the writing of the plotting pattern data in a plotting area are performed as a series of operations.
ビデオメモリ２０の入出力端に直結させてデータバッファ４２を備え、描画パターンデータの読み出しと描画領域への書き込みとを一連の動作として実行させる。 - 特許庁 - To provide an input/output buffer circuit capable of suppressing the increase of current consumption in the entire system even at the time of the low power consumption mode of stopping a clock.
クロックを停止する低消費電力モード時においてもシステム全体における消費電流の増大を押さえることができる入出力バッファ回路を提供することにある。 - 特許庁 - The power resistance 11 is connected between a connection point N1 of the power line 10 and of a power potential input end of the output buffer circuit 14 and the power terminal PVdd.
電源抵抗１１は、電源線１０と出力バッファ回路１４の電源電位入力端との接続点Ｎ１と電源端子ＰＶｄｄとの間に接続されている。 - 特許庁 - The video server 10 is provided with a video RAID controller 30 which is constituted of a stream control part 31, a SCSI interface part 32, a video input/output part 33, a buffer memory part 34 and a parity arithmetic part 35.
ビデオサーバ10に、ストリーム制御部31、ＳＣＳＩインタフェース部32、映像入出力部33、バッファメモリ部34、パリティ演算部35より構成される映像ＲＡＩＤコントローラ30を設ける。 - 特許庁 - To provide a decoding method for reduced delay time capable of continuously operating a decoder by regulating an allowance width of a decoding buffer according to characteristics of a picture to be input.
入力される映像の特性によりデコーディングバッファの余裕幅を調節でき、これにより、デコーダが連続的に動作できる遅延時間を縮めたデコーディング方法を提供する。 - 特許庁 - Since each axial value input from the robot's movement generator 10 into the attitude information buffer 7 is memorized temporarily, it has become possible to make the movement display successively without any omission.
姿勢情報バッファ７にロボット動作生成器１０から入力された各軸値が一時的に記憶されるので、動作を省略せずに連続的に表示させることが可能になった。 - 特許庁 - First correction circuits 14, 15, 18 detect a delay time of a clock signal supplied from the input buffer circuit 11, and output a clock signal in which a delay time is corrected.
第１の補正回路１４，１５，１８は、入力バッファ回路１１から供給されるクロック信号の遅延時間を検出し、遅延時間が補正されたクロック信号を出力する。 - 特許庁 - Since the oscillation operation is started with a state where trigger voltage is applied to the input side of the oscillation buffer 1 as an initial state, the oscillation operation can more easily be started.
このとき、発振バッファ１の入力側にトリガ電圧が印加された状態を初期状態として発信動作を開始するので、当該発振動作がより容易に開始される。 - 特許庁 - The buffer circuit 204 installed between the first matching circuit 200 and the second matching circuit 202 inhibits mutual effects between the input signal 11 and the output signal 31.
第１の整合回路２００及び第２の整合回路２０２との間に設けられたバッファ回路２０４は、入力信号１１と出力信号３１間の相互の影響を阻止する。 - 特許庁 - An output control part 104 reads the data addresses out of the output array data part 103 and fetches data out of the input buffer part through the multiplexing control parts 101 and 102.
出力制御部１０４は、出力配列データ部１０３に記憶されたデータアドレスを読み取り、各多重化制御部１０１、１０２を介して入力バッファ部よりデータを取り出す。 - 特許庁
- 特許庁
- Copyright © Japan Patent office. All Rights Reserved.
