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従来のルテニウムバリア材と同様に優れた銅拡散の抑制効果を有し、供給性の点で問題がなく、比較的低コストの金属又はその金属を含む金属間化合物からなる新規な半導体集積回路装置用バリア材の探索方法及び当該探索方法によって探索される半導体集積回路用バリア材を提供する。 - 特許庁 - In a device for implementing a cutting balloon intervention treatment with monitoring by intravascular ultrasound method (IVUS) by means of a cutting balloon catheter with an inflatable balloon arranged in a front end range holding axially extended blades, the cutting balloon catheter is integrated with an IVUS catheter and incorporated in one unit.
軸線方向に延びる刃を保持し前端範囲に配置された膨張可能なカッティングバルーンを備えるカッティングバルーンカテーテルを用いて血管内超音波法（ＩＶＵＳ）による監視の下にカッティングバルーンインターベンション治療を実施するための装置において、カッティングバルーンカテーテルがＩＶＵＳカテーテルと一体化されて１つのユニットに組み込まれている。 - 特許庁 - To provide an in-mold coating molding method high in processing accuracy and excellent in productivity for injecting a paint in the gap between the surface of the resin molded article molded in a mold and the cavity surface of the mold to cure the same to produce an integrated molded article having a coating film closely bonded to the surface thereof.
金型内で成形した樹脂成形品の表面と金型のキャビティ表面との間に塗料を注入した後、塗料を金型内で硬化させて、樹脂成形品の表面に塗膜が密着した一体成形品を得るための、加工精度が高く、かつ、生産性に優れた金型内被覆成形方法と、使用される成形装置を提供する。 - 特許庁 - To provide a substrate testing device measuring and compensating a brightness through a detection compensation section without measuring the brightness of each panel, wherein the substrate is tested even without independent equipment through the detection compensation section integrated to the substrate without using substrate testing equipment for testing an organic light emitting display panel, and a method thereof.
各パネルの輝度を測定することなく、感知補償部を通じて輝度の測定と補償がすべて行われ、有機電界発光表示パネルを検査する基板検査装備を用いることなく、基板に集積された感知補償部を通じて、独立した装備がなくても基板検査が可能な基板検査装置及び方法を提供する。 - 特許庁 - The method of analyzing the failure in the semiconductor integrated circuit device includes storing defects and analog characteristics correlated with the defects in a database, detecting a fail bit in a first wafer, measuring analog characteristics of the fail bit in the first wafer, and identifying which defect has caused the fail bit by comparing the measured analog characteristics with the stored analog characteristics.
互いに相関関係のある欠陥とアナログ特性とをデータベースに保存し、第１ウエハ内の不良ビットを探し出し、第１ウエハ内の不良ビットのアナログ特性を測定し、該測定されたアナログ特性とデータベースに保存されたアナログ特性とを比較して、不良の原因となった欠陥を判別することを含む不良分析方法。 - 特許庁 - This method for copper metallization of integrated circuit comprises the steps of (A) providing a substrate 1, (B) forming a tantalum layer on the substrate 1, (C) forming a tantalum nitride layer 7 on the tantalum layer 5, (D) forming a titanium nitride layer 9 on the tantalum nitride layer 7, and (E) forming a copper layer 11 on the titanium nitride layer 9.
本発明の方法は、（Ａ）基板（１）を用意するステップと、（Ｂ）前記基板上にタンタル層（７）を形成するステップと、（Ｃ）前記タンタル層の上に窒化タンタル層（７）を形成するステップと、（Ｄ）前記窒化タンタル層の上に窒化チタン層（９）を形成するステップと、（Ｅ）前記窒化チタン層の上に銅層（１１）を形成するステップと、からなることを特徴とする。 - 特許庁 - To provide a foam molded member whose foam molded body has a narrow part at the entrance of or halfway toward the back in its hole-like part and has a reinforcing material arranged inside its narrow part and which is easy to manufacture and whose reinforcing material is accurately integrated with its foam molded body and to provide a method for manufacturing the same.
発泡成形体の穴状部の入口部又は奥行き方向の途中部が狭隘部となっており、該狭隘部の内面に補強材が配設されている発泡成形部材において、製造が容易であり、且つ補強材が発泡成形体と精度良く一体化された発泡成形部材及びその製造方法を提供する。 - 特許庁 - In the polishing method, the abrasive is supplied to a polishing pad and the surface to be polished, containing the single-crystal silicon, of the semiconductor integrated circuit device is brought into contact with the polishing pad to perform polishing by relative movement, and the surface to be polished is polished using the abrasive which contains the cerium oxide particles and water-soluble polyamine and has the pH of 8 to 13.
本発明の研磨方法は、研磨剤を研磨パッドに供給し、半導体集積回路装置の単結晶シリコンを含む被研磨面と研磨パッドとを接触させて相対運動により研磨する方法であって、酸化セリウム粒子と水溶性ポリアミンと水をそれぞれ含有しｐＨが８〜１３の範囲にある研磨剤を使用して研磨を行なう。 - 特許庁 - In the method of manufacturing a backside integrated sheet for a solar cell module for laminating a back sheet used on the backside of the solar cell module and a filler on the backside, a laminate passed through a laminating process is wound up so that the filler is outside to form a wound body and is preserved as the wound body for a predetermined period.
太陽電池モジュールの裏面側に使用されるバックシートと、裏面側の充填材とを積層する太陽電池モジュール用裏面一体化シートの製造方法であって、積層工程を経た積層体を前記充填材が外側になるように巻き取ることにより巻取体とし、当該巻取体の状態で一定期間保管する。 - 特許庁 - This method of manufacturing the integrated seal includes the steps of: supplying a component having an edge portion; forming a profile on the edge portion; supplying a seal; applying a bond preparation on a surface on the edge portion; applying a bonding material on the seal; mounting the seal to the edge portion; and curing bond.
一体形シールを製作する方法は、エッジ部分を有する構成要素を供給するステップと、エッジ部分上に輪郭を形成するステップと、シールを供給するステップと、エッジ部分の表面上に接着前処理を施すステップと、シール上に接着材料を適用するステップと、シールをエッジ部分に取付けるステップと、接着剤を硬化させるステップとを含む。 - 特許庁 - To provide an always required method of manufacturing the polishing pad having an optically transmissive region capable of being applied to various polishing pad materials and window materials and forming a stable and integrated bonding between a window and the polishing pad without a tendency of leakage and without sacrificing time efficiency and cost efficiency.
光透過領域を有する研磨パッドの製造方法として、多彩な研磨パッド材料とウインドウ材料に適用することができ、ウインドウと研磨パッドの間に安定で一体化した結合を形成することができて漏れの傾向がなく、時間効率とコスト効率を犠牲にすることなく製造できる方法が相変わらず必要とされている。 - 特許庁 - To provide a display apparatus, a display driving apparatus and a method for driving the display apparatus which prevent signals from being incorrectly transmitted to driver integrated circuits (ICs), following the driver IC connected to driving IC that has a fault, as a result that a single driver IC among the plurality of driver ICs connected in a cascade structure falls in a state of not operating normally due to faults.
カスコード構造に連結された複数の駆動ＩＣのうち一の駆動ＩＣが故障により非正常動作の状態になることで該故障した駆動ＩＣに連結された駆動ＩＣ以降の駆動ＩＣに信号が正しく伝達されなくなることを防止する表示装置、表示駆動装置、及び表示装置の駆動方法を提供する。 - 特許庁 - To provide a method and its system for reserving a session resource in an IPv4/IPv6-integrated network system to grasp, in advance, whether a start node in a tunnel session can support a RSVP of a final node, and to set the tunnel session and a session between ends simultaneously when resource is reserved by a RSVP mechanism under a 4 to 6 DSTM environment.
４ｔｏ６ ＤＳＴＭ環境でＲＳＶＰメカニズムによって資源を予約する場合に、トンネルセッションの開始ノードが最終のノードのＲＳＶＰ支援可能可否を予め把握できるようにし、トンネルセッションと終端間セッションが同時に設定することが可能なＩＰｖ４／ＩＰｖ６統合ネットワークシステムに経路資源を予約する方法及びそのシステムを提供する。 - 特許庁 - To provide a method of forming a patterned feature portion on a substrate having a higher density (that is, a low pitch) as compared to what is possible using a standard photolithography processing technique using a single high-resolution photomask, while changing both the width of the patterned feature portion and a spacing (trench width) between the patterned features portions are in an integrated circuit.
パターン形成特徴部の幅とパターン形成特徴部の間の間隔（トレンチ幅）の双方を集積回路内で変化させつつ単一高解像度フォトマスクを用いた標準フォトリソグラフィ処理技術を用いて可能であるものと比較して高密度（即ち、低ピッチ）を持つ基板上にパターン形成特徴部を形成する方法を提供する。 - 特許庁 - The purpose is achieved by the means of a 'structured driver' defining the causal relation of the activity and relating resource groups and attributes such as the kind of the activity and a method for generating a calculation process with the 'structured driver' as a resource and attaining an analysis and management integrated type cost accounting model for performing cost accounting and profit allocation.
この活動（アクティビティ）と関連するリソース群との因果関係および活動の種類などの属性も含めて定義した「構造化ドライバー」の手段と、この「構造化ドライバー」をリソースとして計算プロセスを生成し、原価計算のおよび収益配賦を行う採算管理一体型の原価計算モデルとする方法によって、課題を解決する。 - 特許庁 - To provide a method for forming a tension material anchorage body by fixing tension materials on the opposed faces of a plurality of concrete members arranged in parallel for transmitting reaction to the concrete members, allowing the tension material anchorage body to be efficiency formed to be firmly integrated with the concrete members even when spaces between the plurality of concrete members are narrow.
並列された複数のコンクリート部材の対向する面に、緊張材を定着して反力を前記コンクリート部材に伝達するための緊張材定着体を形成する方法であって、複数のコンクリート部材の間隔が狭い場合にも、緊張定着体を効率よく形成し、コンクリート部材と強固に一体化することができる方法を提供する。 - 特許庁 - To provide a method for the development of mutant animals, (including genetically engineered animals and those carrying spontaneous mutations), as human disease models, in particular to provide an integrated technology, (including rigorous specifications and quality control), for the development of animal models that can serve as a living assay system, useful in biomedical research and in the development of human therapeutics.
ヒト疾患モデルとしての変異動物（遺伝子組換え動物および偶発変異を有する動物を含む）の開発のための方法、生物医学研究においておよびヒト治療薬の開発において有用な生存アッセイシステムとして役立ち得る動物モデルの開発のための統合技術（綿密な仕様および質制御を含む）を提供すること。 - 特許庁 - To obtain a low dielectric constant film having a low dielectric constant, excellent resistance to chemicals such as acid, alkali, etc., a silicon-based composition for forming such a low dielectric constant film, a semiconductor integrated circuit with a device having a high speed of response using such a low dielectric constant film and to provide a method for producing such a low dielectric constant film.
誘電率が小さく、酸やアルカリなどの耐薬品性および耐湿性にも優れた低誘電率膜、このような低誘電率膜を形成するためのシリコン系組成物、このような低誘電率膜を使用したデバイスの応答速度が速い半導体集積回路、およびこのような低誘電率膜の製造方法を提供する。 - 特許庁 - Disclosed is a molding die 40 and a method for producing the same, wherein a die stock 10 formed of a first metal and having a cavity molding face 42, and a bush formed of a second metal having excellent corrosion resistance and having a cooling water circulation hole 44 composing a cooling water flow path, are integrated to produce the molding die 40.
第１の金属で形成され、且つキャビティ成型面４２を有する金型素材１０と、耐食性に優れた第２の金属で形成され、且つ冷却水流路を構成する冷却水循環穴４４を有するブッシュとを一体化して成型金型４０を製造する成型金型４０とその製造方法が開示される。 - 特許庁 - To provide a method of manufacturing a semiconductor element to which a gate dielectric film is applied, capable of increase the dielectric constant of the gate dielectric film applied to a high speed and high density logic element using a high dielectric material as the gate dielectric film and an very-high integrated element of 1G DRAM or larger and capable to improving leakage current characteristics.
高誘電体物質をゲート誘電体膜として使用する高速高密度論理素子及び１Ｇ ＤＲＡＭ級以上の超高集積素子に適用するゲート誘電体膜の誘電率を高めると共に漏洩電流特性を改善することのできる、ゲート誘電体膜が適用される半導体素子の製造方法を提供すること。 - 特許庁 - To shorten the time required for verifying the functions of LSI without using expensive test jigs on both a semiconductor integrated circuit which implements various functions by cooperation between functional hardware having various functions and function of executing software operating on a built-in CPU for executing the various functions and a method for verifying its functions.
各種の機能を有する機能ハードウェアと、内蔵されたＣＰＵ上で動作して各種の機能を実行させるための機能実行ソフトウェアとの協働によって各種の機能が実現される半導体集積回路およびその機能検証方法に関し、高価な試験治具を用いずにＬＳＩの機能検証に要する時間を短縮することを目的とする。 - 特許庁 - To provide a method of manufacturing electrode catalyst powder for a polymer electrolyte fuel cell with electrode performance improved by seeing to it that an additive such as zirconium oxide is densely mixed with metallic fine particles with platinum as a main ingredient and an additive such as zirconium oxide is densely integrated on the surface of the metallic fine particles.
白金を主成分とする金属微粒子に対して酸化ジルコニウム等の添加剤が密に混ざり合い、該金属微粒子の表面に酸化ジルコニウム等の添加剤が密に一体化されるようにして、電極性能の向上を図ることのできる固体高分子形燃料電池用電極触媒粉末の製造方法を提供する。 - 特許庁 - In addition, the semiconductor integrated circuit used for the scan testing method has a separation means to isolate each of the plurality of blocks to be tested from other blocks during the scan test, and an input terminal to input the scan clock with deviated phase for each block to be tested.
更に、このスキャンテスト方法に用いられる半導体集積回路であって、スキャンテスト時に複数の複数のテスト対象ブロックが各々排他的に他のブロックとアイソレーションする分離手段と、上記テスト対象ブロック毎に位相をずらしたスキャンクロックを入力する入力端子とを有することを特徴とする半導体集積回路を提示する。 - 特許庁 - The manufacturing method of a superconductive tape in an integrated process includes a process in which a substrate which is wound over a drum is heat-treated inside a reaction chamber and components composing a buffer layer including a superconductive tape supplied from the depositing chamber, a superconductive layer, a contact resistance reducing layer, and a protective layer are continuously vapor-deposited on the substrate and heat-treated.
反応チャンバの内部で、ドラムに巻かれた基板を熱処理させ、蒸着チャンバから供給された超伝導テープを含む緩衝層、超伝導層、接触抵抗低減層、保護層を成す成分を前記基板上に連続的に蒸着させ、熱処理させることを特徴とする、一貫工程による超伝導テープ製造方法を提供する。 - 特許庁 - To provide a solar battery module mounting method which is implemented by using inexpensive solar battery modules having no waterproof or fire-protection structure, brings about cost reduction due to the use of the inexpensive modules, ensures an appearance equal to that exhibited when building material-integrated solar battery modules are set, and enhances the degree of freedom of selection of solar battery modules, roof shapes, and roofing materials.
防水、防火構造を有しないコストが安い太陽電池モジュールを使い、それに伴うコストの低減を実現しつつ、建材一体型太陽電池モジュールを設置した状態と同等の美観で、太陽電池モジュール、屋根形状と屋根材の選択の自由度を高めた太陽電池モジュールの取付け施工方法を提供する。 - 特許庁 - To provide an integrated circuit device, an image recording device using it, and an unnecessary radiation noise detection method which can perform adjustment for reducing effect of the unnecessary radiation noise even when software for outputting image data is not developed, or when a process parameter is not adjusted, etc in an early stage.
本発明は、画データを出力するためのソフトウエアが未開発の段階やプロセスパラメータが未調整の段階等の開発の初期段階であっても、不要輻射ノイズの影響を軽減するための調整ができる集積回路装置、これを用いた画像記録装置、及び不要輻射ノイズ検出方法を提供することを目的とする。 - 特許庁 - The rear surface treatment method is carried out by: preparing the semiconductor device in which an integrated circuit having a plurality of electrodes is provided on the front surface of the semiconductor substrate; electrically connecting the plurality of electrodes to an anode; and electropolishing the rear surface of the semiconductor substrate by performing anodic oxidation with an electrolytic solution placed in contact with the rear surface of the semiconductor substrate.
裏面処理方法は、半導体基板の表面に複数の電極を有する集積回路が設けられた半導体装置を準備し、複数の電極と陽極とを電気的に接続して、半導体基板の裏面に電解液を接触させた状態で陽極酸化を実施することにより裏面を電解研磨するものである。 - 特許庁 - The system comprises a method for determining the resistance of a power distribution network for an integrated circuit, and includes defining a one-dimensional model of the power distribution network, performing multiple simulations of the one-dimensional model, including each simulation generating a result for the desired network characteristic, and aggregating the results of the multiple simulations.
集積回路の電力分配ネットワークの抵抗値を決定する方法を具備し、そして、該電力分配ネットワークの１次元モデルを定義することと、各シミュレーションが該所望のネットワーク特性についての結果を生成することを含む該１次元モデルの複数回のシミュレーションを実行すること、そして該複数のシミュレーションの結果を統合することとを含む。 - 特許庁 - The method for charging the storage battery used in the PSOC comprises the steps of performing a refresh charging to make the amount of charging close to 100% when the amount of integrated discharging reaches a predetermined value, and performing an additional charging to eliminate charging state variation between the positive and negative electrodes and the cells.
鉛蓄電池をＰＳＯＣで使用する場合に、積算放電量が所定の値に到達した時点でリフレッシュ充電を行い、充電量を１００％近い状態にすると共に、さらに押し込み充電を行うことによって正・負極板およびセル間の充電状態のばらつきをなくすることを特徴とするものである。 - 特許庁 - The method for coating the substrate includes steps for removing an inorganic oxide phase in an organic-inorganic polymer hybrid having molecular structure integrated by the covalent bond of a polyimide phase and the inorganic oxide phase, covering the surface of the substrate with a porous polyimide molded body obtained by removing the inorganic oxide phase, and heating the substrate covered with the porous polyimide molded body.
ポリイミド相と無機酸化物相とが共有結合によって一体となった分子構造を呈する有機−無機ポリマーハイブリッドに対して、その無機酸化物相の除去処理を施して得られる多孔性ポリイミド成形体を用いて、基材の表面を覆い、かかる多孔性ポリイミド成形体にて覆われた基材を加熱する。 - 特許庁 - The method for fabricating an integrated circuit on a semiconductor wafer preferably comprises a step for designing a reticle including a pattern composition member having relatively small critical dimensions in order to form a corresponding circuit composition member based on an overlapped region formed using a plurality of exposing steps, through shift, such that the circuit composition member has relatively small necessary critical dimensions.
好適には、上記方法は、下記のステップ、すなわち、回路構成部材が、必要な、比較的小さな臨界寸法を持つように、その間のシフトにより、複数の露出ステップを使用して形成した重畳領域に基づいて、対応する回路構成部材を形成するために、臨界寸法を持つパターン構成部材を含むレティクルを設計するステップを含む。 - 特許庁 - The method for manufacturing the electroformed component includes: a step of arranging a child component 4 coated with a removable resin on a substrate 1 having a mask 3; a step of forming an electroformed metallic part 6a integrated with the child part 4; and a step of removing the coating 5 on the incorporated child component 4 from the completed electroformed component 6.
本発明の電鋳部品の製造方法は、除去可能な樹脂でコーティングした子部品４を、マスク３を有する基板１に配置する工程と、子部品４と一体に電鋳金属部６ａを形成する工程と、完成した電鋳部品６から内包した子部品４のコーティング５を取り除く工程とを含むことを特徴とする。 - 特許庁 - A capacity measuring device constituted by including a voltage source 1 with a current limit function for impressing a voltage with different voltage to a capacity to be measured and an integrator 3 capable of continuous integration functioning by repeating integrating function for measuring the integrated value of current flowing in the capacity to be measured and a capacity measuring method using the device are provided.
被測定容量に異なる電圧値で電圧を印可するための電流制限機能付き電圧源１と、被測定容量を流れる電流の積分値を測定するための一定周期で積分動作を繰り返す連続積分動作可能な積分器３とを含んでなる容量測定装置とそれを用いた容量測定方法を提供する。 - 特許庁 - To provide a semiconductor device having a trench isolation structure, wherein related to a CMOS integrated circuit, etc., it comprises multiple power source voltage using trench isolation as an element isolation method, both isolation characteristics between NMOS and PMOS at a low power source voltage part and a latch-up resistance of a high power source voltage part are maintained without difficulty in the manufacturing process.
素子分離方法としてトレンチ分離を用いた多電源電圧を有するＣＭＯＳ集積回路等において、低電源電圧部のＮＭＯＳとＰＭＯＳの分離特性と高電源電圧部のラッチアップ耐性を両立することができると共に、製造工程上の困難性を伴わないトレンチ分離構造を有する半導体装置を提供する。 - 特許庁 - The method, which is integrated with a Bi CMOS process and which forms the polysilicon-to-polysilicon capacitor, comprises a step in which the lower-part plate electrode of the capacitor is formed, while the gate electrode of a CMOS transistor is stuck and a step in which an upper-part SiGe plate electrode is formed, while the SiGe base region of a heterojunction bipolar transistor is grown.
ＢｉＣＭＯＳプロセスと一体化されたポリシリコン−ポリシリコン間キャパシタを形成する方法が、ＣＭＯＳトランジスタのゲート電極の付着の間に、ポリシリコン−ポリシリコン間キャパシタの下部プレート電極を形成するステップと、ヘテロ接合バイポーラ・トランジスタのＳｉＧｅベース領域の成長の間に、上部ＳｉＧｅプレート電極を形成するステップとを含む。 - 特許庁 - Automatic layout and wiring method of a semiconductor integrated circuit is provided with a step for deciding a wiring route, while a via shape and the number of vias are considered based on information, where layout design is terminated in outline wiring, a step for estimating the number of use wirings for each outline wiring search unit and a step for verifying the result.
半導体集積回路の自動配置配線方法は、概略配線において、配置まで終了した設計情報に基づき、ビア形状／個数を考慮しながら配線経路を決定するステップと、概略配線探索単位ごとに使用配線本数を見積もるステップと、その結果を検証するステップを備えるようにした。 - 特許庁 - The semiconductor integrated circuit manufacturing method creates an SOI layer thickness data base corresponding to actually measured data of thicknesses of SOI layers with respect to each identification data of the SOI substrates to extract the actually measured data of each SOI substrates from the SOI layer thickness data base and performs layer thickness regulating surface treatment for each SOI substrates on the basis of the extraction.
本発明による半導体集積回路製造方法は、ＳＯＩ基板の識別データ毎にＳＯＩ層の厚さの実測データを対応付けたＳＯＩ層厚データベースを作成し、当該ＳＯＩ層厚データベースからＳＯＩ基板毎の実測データを抽出して、これに基づいてＳＯＩ基板毎の層厚調整表面処理をなす。 - 特許庁 - The verification method for a semiconductor integrated circuit pattern includes: a step of extracting a pattern equal to or smaller than a specified pattern dimension; a step of extracting a pattern edge to be an object for lithography simulation from the above extracted pattern; and a step of subjecting the extracted pattern edge to the simulation to verify the pattern.
半導体集積回路パターンの検証方法において、規定パターン寸法以下のパターンを抽出する工程と、前記抽出されたパターンからリソグラフィシミュレーションの対象となるパターンエッジを抽出する工程と、前記抽出されたパターンエッジに対してシミュレーションを実施して、パターンの検証を行なう工程とを具備することを特徴とする。 - 特許庁 - The method for manufacturing a BiCMOS integrated circuit has a step for forming a base region 211 of a bipolar transistor and a P-type well 212 of an N-channel MOS transistor in one injecting step, and a step for forming a collector contact body well 213 of the bipolar transistor and an N-type well 208 of a P-channel MOS transistor in one injecting step.
ＢｉＣＭＯＳ集積回路を製造する方法は、バイポーラ・トランジスタのベース領域２１１とＮチヤンネルＭＯＳトランジスタのＰ形ウエル２１２とを１つの注入段階で作成する段階と、バイポーラ・トランジスタのコレクタ接触体ウエル２１３とＰチヤンネルＭＯＳトランジスタのＮ形ウエル２０８とを１つの注入段階で作成する段階とを有する。 - 特許庁 - The method for forming a polysilicon (p-Si) film in a process for manufacturing an integrated circuit(IC) comprises a step for sputtering an amorphous silicon (a-Si) material on a substrate, a step for supplying mixture gas containing hydrogen by about 4 vol.% during gas supply, and a step for forming an amorphous silicon film containing hydrogen.
集積回路（ＩＣ）製造プロセスにおける多結晶シリコン（ｐ−Ｓｉ）膜を形成する方法は、基板上にアモルファスシリコン（ａ−Ｓｉ）材料をスパッタリングする工程と、ガス供給中に水素含有量が４体積％程度のガス混合気を供給する工程と、水素を含有するアモルファスシリコン膜を形成する工程とを包含する。 - 特許庁 - To protect the gate oxide film of an input cell transistor against damages caused by electric charge generated, when a multilayer metal interconnection is formed through an RIE(reactive ion etching) method in a semiconductor integrated circuit device, where output cells and input cells are connected through a multilayer metal interconnection.
本発明は、出力用セルと入力用セルとの間を、多層メタル配線により接続してなる構成の半導体集積回路装置において、ＲＩＥによって多層メタル配線を形成する際に生じる電荷により、入力用セルのトランジスタのゲート酸化膜が破壊されるのを防止できるようにすることを最も主要な特徴とする。 - 特許庁 - This silane-terminated urethane-containing resin composition is characterized by adding surface-treated calcium carbonate having an integrated 90% diameter of 0.01 to 1 μm in a particle size distribution by a wet laser diffraction scattering method to a silane-terminated urethane-containing resin obtained by binding urethane groups to both the sides of a main chain comprising a polyoxypropylene and further binding silane groups to both the terminals.
主鎖がポリオキシプロピレンで、その両側にそれぞれウレタン基が結合し、さらにその両末端にそれぞれシラン基が結合しているシラン末端ウレタン含有樹脂に、湿式のレーザー回折散乱法による粒度分布での積算９０％径が０．０１〜１μｍの範囲である表面処理炭酸カルシウムが含有されたことを特徴としている。 - 特許庁 - In the process cartridge separation method by which the process cartridge in which the photoreceptor storage container and the developer storage container are integrated is separated into the photoreceptor storage container and the developer storage container, a thread is formed on a coupling pin connecting the photoreceptor storage container and the developer storage container, and the coupling pin is pulled off by being unscrewed.
感光体収納容器と現像剤収納容器とが一体となったプロセスカートリッジを感光体収納容器と現像剤収納容器とに分離するプロセスカートリッジ分離方法であって、感光体収納容器と現像剤収納容器とを結合する合体ピンにネジを切り込み、ネジを引き抜くことにより合体ピンを抜き取るプロセスカートリッジ分離方法。 - 特許庁 - The polymer electrolyte membrane is provided, characterized in that a crosslinked polytetrafluoroethylene porous body having a sulfonic acid group introduced thereinto by a radiation grafting method is impregnated with a perfluorosulfonic acid-based ion-exchanging material, a perfluorocarboxylic acid-based ion-exchanging or a hydrocarbon-based ion-exchanging material and they are integrated with each other as a composite type ion-exchanging membrane.
放射線グラフト法によってスルホン酸基が導入された架橋ポリテトラフルオロエチレン多孔質体にパーフルオロスルホン酸系イオン交換材料、パーフルオロカルボン酸系イオン交換材料、または炭化水素系イオン交換材料が含浸されていて、複合型イオン交換膜として一体に成形されていることを特徴とする高分子電解質膜が提供される。 - 特許庁 - In the method for producing the foamed resin molding, a resin composition for forming the foamed resin molding is separated into a plurality of layers of a surface layer and at least one core layer in the die and extruded in a state in which a void is generated between the layers, and the core layer is expanded outside so that the layers are integrated.
ダイス内において発泡樹脂成形体を形成する樹脂組成物を表面層と１層以上のコア層の複数層に分離し、各層間に空隙が生じる状態として押出し、押出し後にコア層が外方に向かって膨張することにより、各層を一体化させることを特徴とする発泡樹脂成形体の製造方法。 - 特許庁 - The cell layout method for determining a layout of a plurality of cells constituting an integrated circuit comprises a small cell width broadening procedure for changing the size of small cells defined to a predetermined size or less in a concentrated area where the small cells are concentrated and disposed to an apparently broadened size.
本発明の課題は、集積回路を構成する複数のセルの配置を決定するセル配置方法であって、所定サイズ以下で定義される小セルが集中して配置される集中領域の該小セルのサイズを見かけ上幅広に変更する小セル幅広手順を有することを特徴とするセル配置方法により達成される。 - 特許庁 - To provide a polishing method which reduces damages to the wafer surface and does not generate a large noise, even an average use amount of slurry reduces when polishing workpieces such as glass, a semiconductor, a dielectric/metal compound, and an integrated circuit are polished while supplying slurry on a polishing pad, in view of the foregoing prior art.
本発明は、かかる従来技術の背景に鑑み、ガラス、半導体、誘電／金属複合体及び集積回路等の被研磨材を研磨パッド上にスラリーを供給しながら研磨をおこなう際に、平均スラリー使用量を低減しても、大きな異音を生じず、ウェハー表面へのダメージを少なくした研磨方法を提供せんとするものである。 - 特許庁 - In the surface reforming method of the hard coating film 12, the surface of the hard coating film 12 is treated by ultraviolet rays, wherein oxygen concentration in an ultraviolet irradiation environment is 3 to 10% and integrated light amount of ultraviolet rays, directly under an ultraviolet ray lamp, is 800 to 2,000 mJ/cm^2.
本発明のハードコート膜１２の表面改質方法は、ハードコート膜１２の表面に紫外線処理を施すハードコート膜１２の表面改質方法であって、紫外線照射雰囲気中の酸素濃度が３〜１０％、紫外線ランプ直下での紫外線の積算光量が８００〜２０００ｍＪ／ｃｍ^２であることを特徴とする。 - 特許庁 - A present invention includes a method for integrating each of two or more separate and specific tests based on context particular content and integrating two or more separate and specific tests each having specific identifier into a synthesis test including more than two artifacts being integrated, and a computer readable medium, wherein the synthesis test has a particular identifier.
本発明は、コンテキスト特定内容に基づく２つ以上の別個な特有の検査を統合し、各々が特有の識別子を備える前記２つ以上の個別な検査を２つ以上の統合された検査のアーチファクトを含む合成検査に統合する方法及びコンピュータ読み取り可能媒体であって、前記合成検査は１つの特有な識別子を有する。 - 特許庁 - This method for adjusting a timing in a semiconductor integrated circuit comprise a process for retrieving a part where it is possible to facilitate countermeasures to a hold error to be generated between flop flops and a hold error countermeasures part retrieving process for preventing any hold error to be generated between flop flops by applying a delay value for the hold error value to the optimal hold error countermeasures part.
半導体集積回路におけるタイミング調整方法であって、フリップフロップ間に発生しているホールドエラー対策が適用可能な箇所を検索する工程と、最適なホールドエラー対策箇所に対してホールドエラー値分のディレイ値を与えて、フリップフロップ間に発生しているホールドエラーを解消するホールドエラー対策箇所検索工程とを含む。 - 特許庁
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