「inter- layer」を含む例文一覧(1109)
＜前へ 1 2 .... 13 14 15 16 17 18 19 20 21 22 23 次へ＞- To detect an envelope defect of a read signal caused by a fingerprint on the surface of a disk, the inter-layer interference of a dual-layer disk or the like which is a factor of a read error of an optical disk, and to improve the read capability of an optical disk drive while avoiding a read error by performing appropriate processing.
光ディスクのリードエラー要因となるディスク表面上の指紋や２層ディスクの層間干渉などに起因する再生信号包絡線の異常を検出し、適切な処理を行うことによりリードエラーを回避し光ディスクドライブの再生性能を向上する。 - 特許庁 - Since the inter-lattice distance of the AlN crystal layer 80 substantially agrees with the lattice constant intrinsic of AlN crystal, the Al crystal layer 80 contains no distortions caused by the difference in lattice constant with the Si substrate 1 as in the case when lattice matches the Si substrate 1.
ＡｌＮ結晶層８０の格子間距離は、ＡｌＮ結晶体本来の格子定数にほぼ一致するので、Ｓｉ基板１と格子整合している場合のように、Ａｌ結晶層８０には、Ｓｉ基板１との格子定数の相違に起因する歪みが内在することがない。 - 特許庁 - The first and second terminals 21 and 22 of the chip capacitor housed in a recess 30a of a core substrate 30 are connected to a via hole 46 formed at an inter-layer resin insulating layer 40 through a conductive bump 31 and a conductor circuit 34, for a high connection reliability.
また、コア基板３０の凹部３０ａに収容されたチップコンデンサ２０の第１、第２端子２１，２２と、層間樹脂絶縁層４０に形成されたバイアホール４６とを、導電性バンプ３１と導体回路３４とを介して接続するため、高い接続信頼性を達成することができる。 - 特許庁 - To provide a wiring board having a highly precise and fine wiring pattern without deteriorating peeling strength by maintaining satisfactory inter-layer electric connection reliability by forming a plurality of types of different conductive materials like a layer in a through-hole.
貫通孔内に異なる複数の種類の導電性材料を、層状に形成することにより、良好な層間の電気的接続信頼性を保持するとともに、剥離強度を低下させることなく、高精度且つ微細な配線パターンを有する配線基板を提供する。 - 特許庁 - Then, an insulating layer 14 is formed so that the thin film coil 13, dummy magnetic pole piece 11c and the inter-coil connecting part 13A, and recording gap layer 10 can be covered, and the whole part is polished until an upper connecting piece 11b and the dummy magnetic pole piece 11c is exposed.
次に、薄膜コイル１３、ダミー磁極片１１ｃおよびコイル間接続部１３Ａ、ならびに記録ギャップ層１０を覆うようにして絶縁層１４を形成したのち、上部磁極片１１ａ、上部接続片１１ｂおよびダミー磁極片１１ｃが露出するまで全体を研磨する。 - 特許庁 - Then chlorine is introduced into a part 14b corresponding to a region of the charge block layer 14 right below the inter-cell insulation film 16, and the dielectric constant of the part 14b is made lower than that of a part 14a of the charge block layer 14 right below the control gate electrode 15.
そして、電荷ブロック層１４におけるセル間絶縁膜１６の直下域に相当する部分１４ｂに塩素を導入し、部分１４ｂの誘電率を電荷ブロック層１４における制御ゲート電極１５の直下域に相当する部分１４ａの誘電率よりも低くする。 - 特許庁 - Connection pins 20 having portions 56 continuous to the slender terminals 20 or the busbars 16 and portions 58 which is not continuous with the slender terminals 12 and the busbars 16 are inserted to pin insertion holes that penetrate the laminate, thus selectively performing an inter-layer connection and an in-layer connection to form a desired connection pattern.
この積層体を貫通するピン挿通孔に、前記端子12又はバスバー16と導通する部分56と前記端子12及びバスバー16と導通しない部分58とを設けた接続ピン20を挿通することにより選択的に層間接続及び層内接続を行い、所望の接続パターンを形成する。 - 特許庁 - A substrate embedded touch sensor 1 is structured by embedding a detecting circuit 5 composed of a plurality of electronic parts 4 as well as embedding a temperature sensor element 3 on a surface layer side of a multilayered wiring board main body 2 equipped with conductor patterns and inter-layer connecting conductor portions between multilayered insulating layers 8.
多層の絶縁層８間に導体パターンや層間接続導体部を備えた多層配線基板本体２に、表層側に位置して温度センサ素子３を埋込むと共に、複数個の電子部品４からなる検知回路５を埋込んで基板組込型タッチセンサ１を構成する。 - 特許庁 - To provide a small-sized semiconductor device which is manufactured in such a way that inter-electrode parasitic capacitance is kept low by thickening an insulating layer and an opening is formed precisely at the insulating layer, a manufacturing method for the semiconductor device, and a power module including the semiconductor device.
絶縁層を厚くして電極間の寄生容量を低く抑えることができ、かつ、当該絶縁層に精度良く開口部を形成して作製される小型の半導体装置、その半導体装置の製造方法、及びその半導体装置を含むパワーモジュールを提供する。 - 特許庁 - Disclosed is the electrostatic chuck which includes a dielectric layer made of a ceramic sintered compact, a pair of inter-digital electrodes provided to one surface of the dielectric layer, an insulating film covering the surface where the electrodes are provided, and a metal plate provided with a temperature control means, and the one surface of the dielectric layer and the metal plate are joined together.
セラミックス焼結体からなる誘電体層と、前記誘電体層の一方の面に設けられた一対の櫛歯状の電極と、該電極が設けられた面を覆う絶縁膜と、温度調節手段が設けられた金属製プレートと、を備え、前記誘電体層の一方の面と前記金属製プレートとが接合された静電チャック。 - 特許庁 - A large number of ceramic particles 15 having relatively large heat capacity are filled in the inter-layer gaps 14 of a metal porous body 13 of corrugated roll-like shape, thereby the metal porous body 13 is maintained to a high temperature.
ここで、波型ロール状の金属多孔体１３の層間隙間１４内には、熱容量が比較的大きい多数のセラミックス粒体１５が詰められていることにより、金属多孔体１３は、高温に保たれる。 - 特許庁 - To provide a method for manufacturing a semiconductor device wherein variation in film thickness of an inter-layer insulating film, variation in polishing of a CMP, variation in rate of dry-etching, and the like are absorbed, for avoiding excessive etching and damage to a semiconductor substrate.
層間絶縁膜の膜厚バラ付き、ＣＭＰの研磨バラ付き、ドライエッチングのレートバラ付きなどを吸収し、半導体基板上への過剰なエッチング、ダメージを回避できる半導体装置の製造方法を提供する。 - 特許庁 - At the outside of the seal ring 104, a stress absorbing wall 105 is formed on the laminated structure of inter-layer insulating films 106-108 to penetrate the laminated structure and surround the seal ring 104 discontinuously.
シールリング１０４の外側における層間絶縁膜１０６〜１０８の積層構造に該積層構造を貫通し且つシールリング１０４を不連続的に取り囲む応力吸収壁１０５が形成されている。 - 特許庁 - An inter-gate insulating film 7 is formed by forming films in the order of a silicon nitride film 7a/ a silicon oxide film 7b/ a high dielectric insulating film 7c/ a silicon nitride film 7d/ a silicon oxide film 7e/ a silicon nitride film 7f viewed from the lower layer side.
ゲート間絶縁膜７が、下層側からシリコン窒化膜７ａ／シリコン酸化膜７ｂ／高誘電体絶縁膜７ｃ／シリコン窒化膜７ｄ／シリコン酸化膜７ｅ／シリコン窒化膜７ｆの順に形成されている。 - 特許庁 - The difference in oxidizing speed of an oxide film by thermal oxidation between a polysilicon of a gate electrode 13 and a semiconductor substrate is utilized to form an inter-layer insulating film 17 embedded in the opening part of a trench 7 at the upper part of the gate electrode 13.
ゲート電極１３のポリシリコンと半導体基板の熱酸化による酸化膜の酸化速度の違いを利用し、ゲート電極１３上部のトレンチ７開口部に埋め込まれた層間絶縁膜１７を形成する。 - 特許庁 - The electric field intensity of the insulating film 44a is thus decreased to prevent the drop in breakdown voltage of the high-breakdown-voltage NMOSFET 20, the breakage of the inter-layer insulating film 5, and the isolation breakdown voltage deterioration of the element isolation groove (trench 4a).
絶縁膜４４ａの電界強度を低下させることで、高耐圧ＮＭＯＳＦＥＴ２０の耐圧低下や層間絶縁膜５の破壊および素子分離溝（トレンチ４ａ）の分離耐圧劣化を防止できる。 - 特許庁 - The upper electrode extends so as to at least run on the spacer insulating film, and the existence of the spacer insulating film increases an inter-layer distance between an end face of the lower electrode and that of the upper electrode.
上側電極は、スペーサ絶縁膜上に少なくとも乗り上げるように延在しており、スペーサ絶縁膜の存在によって、下側電極の端面と上側電極の端面との層間距離が増大されている。 - 特許庁 - To provide an electrolyte-electrode assembly (MEA) composed of an electrolyte pinched by an anode side electrode and a cathode side electrode, in which occurrence of inter-layer peeling and generation of cracks on a surface of the cathode side electrode are prevented.
アノード側電極とカソード側電極で電解質を挟んで構成される電解質・電極接合体（ＭＥＡ）において、層間剥離が起こることや、カソード側電極の表面にクラックが発生することを回避する。 - 特許庁 - A part of the wiring metal layer outside the plurality of groove portions is removed to form first and second inter-interconnect regions IW1 and IW2 and first to third interconnects WR1 to WR3.
配線金属層のうち複数の溝部の外側の部分を除去することによって、第１および第２の配線間領域ＩＷ１，ＩＷ２と第１〜第３の配線ＷＲ１〜ＷＲ３とが形成される。 - 特許庁 - Even when the semiconductor element differing in height are formed, the heights of the semiconductor elements can be almost made to match, by using the height difference to reduce steps appearing on the top surface of the inter-layer film 5.
この高低差を利用して、たとえ異なる高さの半導体素子を形成しても半導体素子の頂上の高さをほぼ一致させることができ、層間膜５の上面に表れる段差を低減することができる。 - 特許庁 - By forming a buffer oxide film (buffer film) 103 on an entire structure including the metal wiring 101A, plasma damage caused in a process for forming the inter-metal-layer insulating film 104 as a post-process thereof is prevented.
この金属配線１０１Ａを含む全体構造上にバッファ酸化膜（バッファ膜）１０３を形成することにより、後工程で金属層間絶縁膜１０４を形成する工程の際のプラズマ損傷を防止する。 - 特許庁 - To achieve a method capable of manufacturing an image display device by a sealing process using a conventional frit glass at low cost by regulating material composition of a soda-lime glass substrate, a cathode wiring material, and an inter-layer insulation film material.
ソーダライムガラス基板の材料組成の規定と、カソード配線材料、層間絶縁膜材料を規定することにより、従来のフリットガラスを用いた封着プロセスで安価に製造できる方法を実現する。 - 特許庁 - To provide an external wall structure capable of preventing plates and finishing members from being damaged during inter-layer displacement even if the finishing members such as tiles are so pasted as to straddle the plates such as ALC panels.
タイル等の仕上げ材がＡＬＣパネルなどの板材間を跨ぐように張り付けられていても、層間変位時等に板材や仕上げ材に破損が生じることを防止することができる外壁構造を提供する。 - 特許庁 - After a normal MISFET using a gate electrode 5 of polycrystal silicon is formed, an inter-layer insulating film 21 is flattened by CMP so that the polycrystal silicon gate electrode 5 is exposed before an aluminum film 22 is deposited.
多結晶シリコンのゲート電極５を用いた通常のＭＩＳＦＥＴを形成後、層間絶縁膜２１をＣＭＰにより平坦化し、多結晶シリコンゲート電極５を露出させた後、アルミニウム膜２２を堆積する。 - 特許庁 - A wiring board includes: a plurality of wiring patterns 21 formed in a plurality of wiring layers, respectively; and inter-layer wiring 41 for electrically connecting the wiring patterns 21 formed in the wiring layers different from each other.
配線基板は、複数の配線層のそれぞれに形成された複数の配線パターン２１と、互いに異なる配線層に形成された配線パターン２１同士を電気的に接続する層間配線４１とを備えている。 - 特許庁 - After an inter-layer insulating film is coated with a 1st photoresist film to fill the via hole and at least the 1st photoresist film in the via hole is exposed, the 1st photoresist film is coated with a 2nd photoresist film.
ビアホール内を埋め込むように層間絶縁膜上に第１のフォトレジスト膜を塗布し、少なくともビアホール内の第１のフォトレジスト膜を露光した後、第１のフォトレジスト膜上に第２のフォトレジスト膜を塗布する。 - 特許庁 - To provide a method for manufacturing a semiconductor device capable of obtaining a through-hole on an inter organic layer film in a desired shape with excellent dimension controllability and flattening a low permittivity organic film without a coarseness/fineness effect.
有機層間膜にスルーホールを寸法制御性良く、所望の形状で得ることができると共に、粗密効果がなく、低誘電率有機膜を平坦化できる半導体装置の製造方法を提供する。 - 特許庁 - To provide a gate pattern of semiconductor device which can improve embedding capability of an inter-layer dielectric to be embedded between gate patterns, and improve embedding capability of a landing plug forming material, and to provide a method of forming it.
ゲートパターン間に埋め込まれる層間絶縁膜の埋め込み性及びランディングプラグ形成物質の埋め込み性を向上させることができる半導体素子のゲートパターン及びその形成方法を提供すること。 - 特許庁 - When the depth required for preventing the inter-element leak in the high voltage element region is A0, an insulating layer 18A with a thickness A5=A0-A3 is stacked on STI18 in the high voltage element region.
高電圧素子領域内で素子間リークを防ぐために必要な深さがＡ０である場合に、高電圧素子領域内のＳＴＩ１８上に、厚さＡ５＝Ａ０−Ａ３の絶縁層１８Ａを積み増しする。 - 特許庁 - To provide an electro-optical device that prevents a switching element from being broken and then can accurately operate by making an inter-layer insulating film etc., between the switching element and a light blocking film not crack.
スイッチング素子及び遮光膜間における層間絶縁膜等にクラックを生じさせないことにより、当該スイッチング素子の破壊を未然に防止し、もって正確に動作し得る電気光学装置を提供する。 - 特許庁 - To provide a semiconductor device and a manufacturing method therefor which prevent the delamination of interlayer insulating films and the diffusion of copper to the surroundings of the inter-layer insulating films while giving the interlayer insulating films a lower dielectric constant.
層間絶縁膜の膜剥がれ及び周辺への銅の拡散を防止しつつ、層間絶縁膜のより一層の低誘電率化を図ることができる半導体装置及びその製造方法を提供するものである。 - 特許庁 - To provide a manufacturing method of an electrooptical deivce capable of precisely flattening an inter-layer insulating film (a flattened insulating film) for forming an excellent organic EL element, and provide an electrooptical device, as well as an electronic apparatus.
良好な有機ＥＬ素子を形成するために、より高精度に層間絶縁膜（平坦化絶縁膜）の平坦化が可能になる電気光学装置の製造方法、及び電気光学装置、並びに電子機器を提供する。 - 特許庁 - Since a process for masking and etching a part contacting a source electrode 18 is omitted to form the inter-layer insulating film 17 at a required part in self- alignment manner, higher integration is provided and greatly contributes to lowering the on-resistance.
ソース電極１８にコンタクトする部分をマスクおよびエッチングする工程が省け、セルフアラインで層間絶縁膜１７を必要な部分に形成できるため、高集積化が図れ、低オン抵抗化にも大きく寄与できる。 - 特許庁 - To provide a manufacturing method of an electrooptical device capable of precisely flattening an inter-layer insulating film (a flattened insulating film) for forming an excellent organic EL element, and provide an electrooptical device, as well as an electronic apparatus.
良好な有機ＥＬ素子を形成するために、より高精度に層間絶縁膜（平坦化絶縁膜）の平坦化が可能になる電気光学装置の製造方法、及び電気光学装置、並びに電子機器を提供する。 - 特許庁 - Thus, the unbaked vermiculite with a certain diameter has a suitable inter-layer strength but does not excessively grind a rotor, so that only transfer coating with an excessive thickness formed in the rotor surface of the partner material can be moderately removed.
一定粒径の未焼成バーミキュライトは適度の層間強度を持つがロータを過度に研削しないため、相手材のロータ表面に形成された過度の厚さの移着皮膜だけを適度に除去する事が出来る。 - 特許庁 - Varnish 34 is dripped on the coil end as in Fig. 1 (d) and infiltrated successively downward through the hole of the inter-phase insulating sheet 30, a varnish layer 36 is uniformly formed in a winding of the coil end as shown in Fig. 1 (e).
図１（ｄ）においてコイルエンドにワニス３４が滴下され、相間絶縁シート３０の穴を通り順次下方に浸透し、図１（ｅ）に示すようにコイルエンドの巻線に均一にワニス層３６が形成される。 - 特許庁 - At the periphery of the chip region 102, the seal ring 104 is formed on the laminated structure of inter-layer insulating films 106-108 to penetrate the laminated structure and surround the chip region 102 continuously.
チップ領域１０２の周縁部における層間絶縁膜１０６〜１０８の積層構造に、該積層構造を貫通し且つチップ領域１０２を連続的に取り囲むシールリング１０４が形成されている。 - 特許庁 - The negative electrode active material used is a carbon whose inter layer distance d(002) by an X-ray diffraction method is not less than 0.377 nm, and the size of the crystalit in the c-axial direction is not larger than 1.29 nm.
負極活物質として、Ｘ線回折法による層間距離ｄ（００２）が０．３７７ｎｍ以上であり、ｃ軸方向の結晶子の大きさＬｃが１．２９ｎｍ以下である炭素材料を用いる。 - 特許庁 - To provide a marking film preventing color change and capable of preventing the reduction of inter-layer peeling strength between a marking film and a protection film when the protection film is attached.
変色を防止し、かつ保護フィルムを配設した場合の、マーキングフィルム−保護フィルム間の層間剥離強度の低下を防止することができる、バナジン酸塩を含有する塩化ビニル系樹脂フィルムからなるマーキングフィルムを提供する。 - 特許庁 - To provide a continuous chain type part winding method, a winding device and a continuous chain type part winding/fixing reel capable of avoiding mutual contact of adjacent parts and preferably collecting protection sheets such as inter-layer paper at release of winding.
隣接する部品相互の接触を回避でき、且つ巻取解除時における層間紙等の保護シートを好適に収集し得る連鎖型部品巻取方法、巻取装置、及び連鎖型部品巻着リールの提供。 - 特許庁 - Thereby, even when an inter-substrate distance of the air layer or the like varies between the first substrate and the second substrate, variation in a resonance frequency in a first resonance part and a second resonance part can be suppressed.
これにより、第１の基板と第２の基板との間で空気層等の基板間距離に変動があったとしても、第１の共振部および第２の共振部における共振周波数の変動が抑えられる。 - 特許庁 - The no-driving region of the cholesteric liquid crystal layer, that is to say, a peripheral region adjacent to the display region and disposed there and/or an inter-pixel region placed between respective pixels is made to assume the planar alignment and maintained to be in a dark state.
コレステリック液晶層の駆動不可領域、即ち、表示領域に隣接し定置する周辺領域及び／又は各画素の間に位置する画素間領域はプレーナ配列とされ、暗い状態に保持される。 - 特許庁 - The organic electroluminescent element comprises a luminous element 17 having an organic layer 13 including a luminous layer interposed between a lower electrode 12 formed on a substrate 11 and an opposing electrode 14, and a non-luminous part 18 with an inter-layer insulation film 15 formed on the substrate and the lower electrode 12, and a moistureproof layer 16 at the outer surface of the non-luminous part.
基板１１上に設けた下部電極１２と対向電極１４の間に、発光層を含む有機層１３を有する発光素子部分１７と、基板及び下部電極上にパターン加工された層間絶縁膜１５が存在する非発光素子部分１８とを有する有機エレクトロルミネッセンス素子であって、非発光素子部分の外表面に防湿性絶縁膜１６を有する有機エレクトロルミネッセンス素子である。 - 特許庁 - To provide a method for forming a tungsten layer capable of increasing an apparent film forming rate on the whole by the elimination of incubation time after the formation of a nuclear crystal film and moreover capable of increasing the inter facial uniformity (reproducibility) of the film thickness.
核結晶膜成膜後のインキュベーションタイムをなくして全体の見かけ上の成膜速度を高めると共に、膜厚の面間均一性（再現性）を高めることができめるタングステン層の形成方法を提供する。 - 特許庁 - A metal region and a polysilicon region are previously arranged right above/right below a plurality of dummy metals C1 to C5, provided so as to suppress variation of an interconnect structure of CMP, so that the dummy metals have inter-layer capacities.
ＣＭＰによる配線構造のばらつきを抑えるために設けられる複数のダミーメタルＣ１〜Ｃ５それぞれが、層間容量を有するようにダミーメタルの直上・直下に予めメタル領域・ポリシリコン領域を配置する。 - 特許庁 - A thermal protection system includes at least one seal containing the ceramic matrix composite material, and has at least one region less in inter-layer bonding at a selected position so as to form the seal.
耐熱装置は、セラミックマトリックス複合材料を含んでいる少なくとも１つのシールを含んでおり且つシールを形成するために層間の選択された位置に層間結合が少ない少なくとも１つの領域を有している。 - 特許庁 - That is, when a heat shock is applied in a succeeding step of forming an inter-layer insulating film, a portion of the scanning line 83 in a dummy pixel region wherein dummy contact holes Dc are formed, functions as a shock absorbing part.
つまり、後続の層間絶縁膜の形成工程において熱衝撃が加わった場合、ダミーコンタクトホールＤｃが形成されたダミー画素領域における走査線８３部分が、衝撃吸収部分として機能することになる。 - 特許庁 - To provide a method for manufacturing a semiconductor device comprising an embedded wiring wherein a contact hole of desired diameter is formed with good reproducibility in an inter-layer insulating film without etching a base material conductor.
本発明は層間絶縁膜中に所望の径のコンタクトホールを、下地導電体をエッチングすることなくかつ再現良く形成することのできる埋め込み配線を備えた半導体装置の製造方法を提供することを目的とする。 - 特許庁 - The nonvolatile semiconductor memory device comprises a memory cell transistor MT in which a gate insulating film 12; a floating gate electrode film 13; an inter-electrode insulating film 14; and a control gate electrode 15 are stacked in turn on a channel semiconductor layer.
不揮発性半導体記憶装置は、チャネル半導体層上に、ゲート絶縁膜１２、浮遊ゲート電極膜１３、電極間絶縁膜１４および制御ゲート電極１５が順に積層されるメモリセルトランジスタＭＴを有する。 - 特許庁 - In a storage cell 100, a structure is installed, in which an inter-electrode substance layer 13 is clamped between an electrode 11 (first electrode) and an electrode 12 (second electrode), and data are stored by variation of resistance value between the electrode 11 and the electrode 12.
記憶セル１００は、電極１１（第１電極）と電極１２（第２電極）との間に電極間物質層１３を挟持した構造を有し、電極１１と電極１２との間の抵抗値の変化によりデータを記憶する。 - 特許庁
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