「memory buffer」を含む例文一覧(3204)

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  • In the case, vacant capacity of the buffer memory 4 is detected by a CPU 7, and the device changes over the transmission protocol of the network device 6 by a CPU 7 according to the detected vacant capacity of the buffer memory 4.
    この場合、前記バッファメモリ４の空き容量をＣＰＵ７で検出し、検出されたバッファメモリ４の空き容量に応じて前記ネットワーク装置６の送信プロトコルをＣＰＵ７により切り換えるようにした。 - 特許庁
  • To provide an image processing circuit capable of remarkably reducing a cost of a memory and a power consumption by enabling a reduction of a buffer area provided in a memory.
    メモリに設けるバッファ領域を削減し得て、メモリのコストと消費電力を大幅に削減し得る画像処理回路を提供する点にある。 - 特許庁
  • The MPU 22 controls the photographing section 11, processors 12, 13, the memory card 2 and the main memory 21 and executes actually a program to control the buffer or the like.
    MPU２２は、撮像部１１、プロセッサ１２、プロセッサ１３、並びにメモリカード２およびメインメモリ２１から構成されるバッファなどを制御するプログラムを実際に実行する。 - 特許庁
  • The memory controller 20 has a second data buffer and transfers invalid data during the transfer of a read burst data block from the NAND flash memory 13 to the host computer 10.
    メモリコントローラは、第２のデータバッファを有し、NANDフラッシュメモリからホストコンピュータへリードバーストデータブロックを転送する期間中に無効データを転送する。 - 特許庁
  • The buffer board 31 of a photograph print system 1 has an input memory 31a, an input data converter 31b, an output memory 31c, and a data controller 31d.
    写真プリントシステム１のバッファ基板３１は、入力メモリ３１ａ、画像データ変換部３１ｂ、出力メモリ３１ｃ、データコントローラ３１ｄを有している。 - 特許庁
  • Memory access to the rendering buffer is minimized on the basis of a memory storage image shown by a preliminarily referenced antialias state flag.
    前記レンダリングバッファのメモリアクセスは、あらかじめ参照された前記アンチエイリアス状態フラグが示すメモリ格納イメージに基づいて必要最小限に行われる。 - 特許庁
  • Then JPEG data reproduced from the external storage medium 11 are stored in the DRAM 9, JPEG-decompressed, and displayed on an LCD 8 through a memory controller 5 and a buffer memory 6.
    外部記憶媒体１１から再生したJPEGデータをDRAM９に記憶し、次にJPEG伸張し、メモリコントローラ５、バッファメモリ６を介してLCD８により表示する。 - 特許庁
  • Thus, memory capacity for holding transform coefficients for high frequency components can be reduced, and memory capacity in the buffer management section 103 can be reduced.
    これにより、高周波数成分の変換係数を保持するためのメモリ容量を削減でき、バッファ管理部１０３におけるメモリ容量の削減が可能となる。 - 特許庁
  • When temporary stoppage is instructed, storing of the video data VD from the encoder 116 in a buffer memory 119 through a field memory 118 is started.
    一時停止の指示があるとき、ＴＶエンコーダ１１６からの映像データＶＤをフィールドメモリ１１８を通じてバッファメモリ１１９に格納することを開始する。 - 特許庁
  • The reserved signal and write data are supplied to a memory driving signal generation/read data buffer block 2 and a prescribed memory driving signal is generated.
    この予約された信号と書き込みデータがメモリ駆動信号発生／読み出しデータバッファブロック２に供給されて所定のメモリ駆動信号が発生される。 - 特許庁
  • At an overflow of the buffer memory, the value of a free space head pointer memory 1-2 becomes "the last free space address #Z+1" to enable easy detection of the overflow.
    バッファメモリのオーバーフロー時には、空き領域ヘッドポインタメモリ１−２の値が「空き領域の最後のアドレス＃Ｚ＋１」となり、容易にオーバーフローを検出することができる。 - 特許庁
  • The stacked semiconductor memory device comprises a plurality of memory chips that are stacked on a processor chip; a plurality of penetration electrodes (TSV); and an input/output buffer.
    積層半導体メモリ装置は、プロセッサチップの上部に積層された複数のメモリチップ、複数の貫通電極（ＴＳＶ）及び入出力バッファを含む。 - 特許庁
  • The buffer memory further stores a defective address of the main memory, and the first data conversion part stores defect information in an address of the first table corresponding to the defective address.
    さらに、バッファメモリは、メインメモリの欠陥アドレスを格納し、第１データ変換部は、欠陥アドレスに対応する第１テーブルのアドレスに欠陥情報を格納する。 - 特許庁
  • By control instructions from a CPU 13, memory cell data MD read out from a memory cell 16 are stored in a page buffer 15 through a verification circuit 14.
    ＣＰＵ１３からの制御命令により、メモリセル１６から読み出されたメモリセルデータＭＤがベリファイ回路１４を介してページバッファ１５に格納される。 - 特許庁
  • Thus, the transfer from the reception buffer memory 16 to the other memory is unnecessitated and even when processing in the order of blocks is disabled, plural transmission frames can be received.
    これにより、受信バッファメモリ１６から他のメモリへの転送を不要とし、またブロック順に処理できない場合でも、複数の伝送フレームを受信できる。 - 特許庁
  • When the number of the memory structures for configuring the buffer queues is coincident with the maximum storage number, a packet designated by the memory structure is discarded.
    そして、バッファキューを構成するメモリ構造体の数が最大格納個数と一致する場合、そのメモリ構造体によって指定されるパケットが破棄される。 - 特許庁
  • To provide a recording apparatus and its control method, computer readable memory whereby a memory capacity of a print buffer can be reduced and null data can be generated easily.
    プリントバッファの記憶容量を削減でき、ヌルデータを容易に生成できる記録装置及びその制御方法、コンピュータ可読メモリを提供する。 - 特許庁
  • The memory is a first-in first-out (FIFO buffer or addressable memory and the interface 13 is integrated on the same die as the image sensor.
    前記メモリは、先入れ先出し（ＦＩＦＯ）バッファ、または、アドレス可能メモリであり、このインタフェース１３は、前記画像センサと同一のダイ上に集積される。 - 特許庁
  • To provide a memory device and an information processing system that can prevent an unintended writing operation to a write-protected area of a buffer memory.
    バッファメモリの書き込み防止領域に対する意図されない書き込み動作を防止することができるメモリ装置と情報処理システムを提供する。 - 特許庁
  • A signal is read out from a recording medium based on a time slot of a prescribed period to be stored in a storage means consisting of a buffer memory and a JOG memory.
    所定周期のタイムスロットに基づいて記録媒体から信号を読み出してバッファメモリとＪＯＧメモリからなる記憶手段に記憶する。 - 特許庁
  • On the other hand, the sub-code data 7 is recorded in a data table memory 16 for display indicating the correspondence of the second unit of P-TIME and A-TIME and the time accumulated in the buffer memory 12 is subtracted.
    一方、サブコードデータ７はＰ−ＴＩＭＥとＡ−ＴＩＭＥの秒単位の対応を示す表示用データテーブルメモリ１６に記録する。 - 特許庁
  • The control part 10 reads the pattern files from a buffer memory 13 and relocates the pattern files on an execution memory 17.
    そして、制御部１０は、この求められた使用頻度に基づき、改めてバッファメモリ１３から読み出し、パタンファイルを実行メモリ１７上において再配置する。 - 特許庁
  • To obtain a low-cost storage device capable of using a buffer memory having capacity being smaller than the sector capacity of a mounted flash memory.
    搭載するフラッシュメモリのセクタ容量より小容量のバッファメモリを使用することを可能にした、低コストの記憶装置を提供することである。 - 特許庁
  • A transfer control circuit transfers display data stored in a second display data area in a frame buffer memory to a variable address area in a temporary storage memory.
    転送制御回路は、フレームバッファメモリの第２表示用データエリアに記憶された表示用データを一時記憶メモリの可変アドレスエリアに転送する。 - 特許庁
  • This often means that the memory allocation is limited by the socket buffer limits, not by the system memory, but this is not 100% consistent.
    このエラーは、メモリアロケーションがソケットバッファの大きさによって制限されていることを意味しているのが通常であるが、100% そうだというわけではない。 - JM
  • To secure the normality of a system function(image display function) by improving throughput between a memory and a buffer memory without deteriorating the responsiveness of a bus.
    バスの応答性を低下させることなくメモリおよびバッファメモリ間のスループットを向上し、システム機能（画像表示機能）の正常性を確保する。 - 特許庁
  • Then, the microcomputer 7 retrieves the control program for update from the buffer memory 6, and writes the data in a memory 8 constituted of a flash ROM.
    そしてマイクロコンピュータ７はバッファメモリ６から更新用の制御プログラムを検索し、フラッシュＲＯＭで構成されるメモリ８にそのデータを書き込む。 - 特許庁
  • When the packet is a packet storing the direct memory access data, a buffer 14 stores the direct memory access data and a DMA controller 19 controls DMA transfer.
    直接メモリアクセス用データの保持パケットであれば、該直接メモリアクセス用データをバッファ１４に格納して、ＤＭＡコントローラ１９がＤＭＡ転送を制御する。 - 特許庁
  • To enable an external volatile semiconductor memory device to secure therein a buffer memory region, having a suitable capacity size corresponding to the level of a bit rate of digital broadcast data.
    デジタル放送データのビットレートの大小に対応する適切な容量サイズを持つバッファメモリ領域を外部揮発性半導体記憶装置で確保すること。 - 特許庁
  • The imaging apparatus 1 comprises a camera unit part 2, a universal head part 3 having a rotary encoder 112, and a recording part 5 having a buffer memory 5a and an auxiliary memory 105.
    撮像装置１は、カメラユニット部２と、ロータリーエンコーダ１１２を有する雲台部３と、バッファメモリ５ａ及び補助メモリ１０５を有する記録部５とを備える。 - 特許庁
  • The nonvolatile semiconductor memory device includes memory cells of three-level that can be controlled to three threshold voltage levels and a page buffer controlling them.
    本発明の不揮発性半導体メモリ装置は、３つのしきい電圧レベルに制御できる３−レベルのメモリセルと、これらを制御するページバッファとを含む。 - 特許庁
  • The calculated head address is set as a ring buffer address (step 201) and then a memory is secured by a ring buffer size from the calculated head address (step 202); and the ring buffer size is set in a ring buffer register (step 203) and the filter processing is carried out (step 204).
    算出した先頭アドレスをリングバッファ・アドレスに設定し（ステップ２０１）、次に、上記算出した先頭アドレスからリングバッファ・サイズ分メモリを確保し（ステップ２０２）、リングバッファ・サイズをリングバッファ・レジスタに設定し（ステップ２０３）、フィルタ処理を行なう（ステップ２０４）。 - 特許庁
  • A data path from a defect DQ line to a corresponding DQ buffer is switched to a data path to the DQ buffer from the spare DQ line and the memory cell where the defect occurs is replaced with the spare memory, so that even if the memory cell becomes defective owing to secular change after the memory cells are built in the system, the memory cell can be relieved without causing the system itself to become defective.
    不良ＤＱ線から対応するＤＱバッファへのデータパスを、スペアＤＱ線からＤＱバッファへのデータパスに切り替えて不良が発生したメモリセルをスペアメモリセルに置換することにより、システムに組み込んだ後で、経年変化等によってメモリセルに不良が発生した場合でもシステムそのものを不良にすることなく救済が可能となる。 - 特許庁
  • When a nonsequential access pattern is detected, on the other hand, the number of segments of the buffer 106 is increased and the buffer memory constitution is altered so that the data reuse efficiency in the buffer becomes large, thereby increasing the processing efficiency of data.
    一方、非順次アクセスパターンを検出すると、バッファのセグメント数を増やし、バッファ内のデータ再利用効率が高くなるようにバッファメモリ構成を変更することにより、データの処理効率を上げることが可能となる。 - 特許庁
  • The packet written in each transfer buffer 33 is transferred to a transmission buffer via a selection section 50 sequentially from the packet written in the transfer buffer 33 corresponding to the memory 30 with higher priority and externally transmitted.
    各転送バッファ３３に書き込まれたパケットは、優先度の高いメモリ３０に対応する転送バッファ３３に書き込まれたパケットから順に選択部５０を介して送信バッファに転送され、外部へ送出される。 - 特許庁
  • A code buffer write part 72 reads code data from the temporary buffer group 50 and writes, to a memory 20, code data corresponding to a plurality of data blocks from a write start position calculated by the code buffer write part 72 in parallel.
    符号バッファ書込部７２はテンポラリバッファ群５０から符号データを読み出し、符号バッファ書込部７２で計算した書込開始位置から複数のデータブロックに対応する符号データを並列してメモリ２０へ書き込む。 - 特許庁
  • As a result, since the buffer with the largest buffer occupancy amount is selected and multiplexed data 7 are outputted, it is not necessary to increase the capacity required for each of the buffer memories B1 to Bn and the sum of the memory sizes can be reduced.
    この結果、バッファ占有量が大きいバッファを選択して多重データ７として出力するため、バッファメモリＢ１〜Ｂｎそれぞれが必要な容量を大きくしないで済み、メモリサイズの合計を削減できる。 - 特許庁
  • If the data block to be processed is similar to the data block stored in the local memory buffer 8, the display controller 7 supplies the existing data block stored in the buffer 8 to the display 2 without reading the new data block from the frame buffer 3.
    処理すべきデータブロックがローカルバッファ8内のデータブロックに類似している場合、ディスプレイコントローラは、フレームバッファ3から新しいデータブロックを読み込まず、バッファ8内にある既存のデータブロックをディスプレイ2に供給する。 - 特許庁
  • A processor array 1 and a buffer 4 are added to the parallel computers, the data is transferred from the memory 3 to the buffer 4 with the M bit width and at a stage that N bits are arranged in the buffer 4, the data is transferred to the processor array 1 with the number of steps of N/M.
    プロセッサアレイ１と、バッファ４とが付加され、メモリ３からバッファ４にデータがＭビット幅で転送され、バッファ４でＮビットが揃った段階で、Ｎ／Ｍのステップ数でプロセッサアレイ１に転送される。 - 特許庁
  • A buffer management unit 111 changes the capacity of buffers assigned to a user memory 14, a buffer memory 15, and an external memory 16 dynamically according to the degree of communication control information, which is shifting by environment of radio network obtained from a communication information monitoring unit 118.
    バッファ管理部１１１は、通信情報監視部１１８から得た無線ネットワークの環境によって変化する通信制御情報の度合いに応じてユーザメモリ１４、バッファメモリ１５、外部メモリ１６内に割り当てられているバッファの容量を動的に変化させる。 - 特許庁
  • Data transfer is performed between a buffer section of one side of the memory bank and the nonvolatile memory section in response to instruction of access operation, in parallel to this operation, control of interleave operation performing data transfer between a buffer section of the other side of the memory bank and the outside can be performed.
    アクセス動作の指示に応答して、メモリバンクの一方のバッファ部と不揮発性メモリ部との間でデータ転送を行ない、これに並行して当該メモリバンクの他方のバッファ部と外部との間でデータ転送を行なうインタリーブ動作の制御が可能である。 - 特許庁
  • A drive control data update section 523 updates firmware of a drive control memory 420 by means of the update data read out from the buffer memory 426 by a buffer reading section 532, and a system control data update section 533 updates firmware of a system control memory 427.
    バッファ読出部５３２によってバッファメモリ４２６から読み出された更新データによりドライブ制御データ更新部５２３がドライブ制御メモリ４２０のファームウェアを更新し、システム制御データ更新部５３３はシステム制御メモリ４２７のファームウェアを更新する。 - 特許庁
  • A decoder block of the printer stores a result obtained by decoding compressed data in an internal buffer memory, reads out it as reference line data when decoding a next line to perform decode operation, and reads out the data stored in the buffer memory to write it to the main memory during copy operation for a previous line as well.
    プリンタのデコーダブロックは圧縮データをデコードした結果を、内部のバッファメモリへ蓄え、次ラインのデコード時に、参照ラインデータとして、読み出し、デコード動作し、また、前ラインのコピー動作時も、バッファメモリに保持されているデータを読み出し、メインメモリへ書き出す。 - 特許庁
  • Since the data amounts of the buffer memory (FM1) fall below first predetermined quantity until the data amounts exceed second predetermined quantity which is larger than first predetermined quantity, the data transfer circuit (16) performs data transfer from the memory (22) to the buffer memory (FM1) in a status that the bus (24) is occupied.
    バッファメモリ（ＦＭ１）のデータ量が第１所定量を下回ってから第１所定量より大きい第２所定量を上回るまでの間、データ転送回路（１６）は、バス（２４）を占有した状態でメモリ（２２）からバッファメモリ（ＦＭ１）へのデータ転送を実施する。 - 特許庁
  • In each data buffer 16 having a memory cell array 11 and plural pairs of data line connected to this cell, a spare cell array 11a and a pair of spare data line, and in which each data line and a pair of spare data line are connected, a write-in buffer section of the buffer 16 is constituted of each data buffer and pairs of buffer output terminal.
    メモリセルアレイ１１とこれに接続される複数のデータ線対、予備セルアレイ１１ａとこれに接続される予備データ線対を有し、各データ線対及び予備データ線対の接続される各データバッファ１６は、書き込みバッファ部がバッファ入力端子対とバッファ出力端子対をもって構成される。 - 特許庁
  • To provide a method for accessing and processing a file stored in a sub-memory of portable terminal equipment equipped with a sub-memory and a main memory capable of storing mass storage data wherein the main memory is provided with a buffer which accesses the selected file of the sub-memory for buffering.
    大容量データを保存する補助メモリ及び主メモリを具備して、主メモリは補助メモリの選択されたファイルをアクセスしてバッファリングするバッファを具備する携帯端末機で補助メモリに保存されたファイルをアクセスして処理する方法を提供する。 - 特許庁
  • When data stored in a memory are transferred to a buffer in the output unit, a first mode in which data equal to the buffer size are transferred and a second mode in which data smaller than the buffer size are transferred a plurality of times are used to transfer the data stored in the memory.
    メモリに保持しているデータを前記出力手段のバッファに転送する際に、バッファのサイズに相当する量のデータを転送する第１モードとバッファのサイズより小さい量のデータを複数回転送する第２モードとを用いてメモリの保持するデータを転送する。 - 特許庁
  • When the PC2 reads the data in the memory card 3, a controller 10 divides a buffer 24 into a first buffer 21 and a second buffer 22 according to the rate of the speed of processing 12 for reading the data from the memory card 3 to the speed of processing 13 for transferring the read data to the PC2.
    ＰＣ２がメモリカード３内のデータを読み出す場合、コントローラ１０は、メモリカード３からデータを読み込む処理１２の速度と、読み込んだデータをＰＣ２に転送する処理１３の速度との比に応じて、バッファ２４を第１バッファ２１と第２バッファ２２に分割する。 - 特許庁
  • To provide a buffer circuit and its control method which perform buffering of data between a synchronous circuit and an asynchronous circuit: and to provide an interface circuit and its control method which performs data transfer control between the synchronous memory circuit and asynchronous circuit being used for the buffer circuit and its control method.
    同期式回路と、非同期式回路との間のデータのバッファリングを行うバッファ回路及びその制御方法の提供を目的とする。 - 特許庁
  • A data input buffer 13 and block B1 inverters TF1, TF2 of the block B1 are functioned as a buffer for write-in in a memory cell S of a block B2 of a block B2 and data is written.
    ブロックＢ２のメモリセルＳにはデータ入力バッファ１３とブロックＢ１のインバータＴＦ１，ＴＦ２とが書き込み用バッファとして機能してデータが書き込まれる。 - 特許庁
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