「memory cache」を含む例文一覧(2237)

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  • Each cache line comprises a tag which indicates that a specified block of a main memory 130 is currently stored in the cache line and comprises an effective bit which indicates whether stored data is effective.
    さらに、各キャッシュラインは、主メモリ１３０の特定のブロックがキャッシュラインに現在格納されていることを示すタグと、格納されているデータが有効か否かを示す有効ビットとを含む。 - 特許庁
  • To reply data RD2 outputted from a cache memory upon a cache hit, in the case that the additional information stored when performing block load indicates that "the error is present", the additional information is added.
    キャッシュヒットのときにキャッシュメモリから出力されるリプライデータＲＤ２に対して、ブロックロード時に記憶しておいた付加情報が「エラーがある」を示す場合に上記付加情報を付加する。 - 特許庁
  • A cache control part 718 updates core ID stored in a core ID/RAM 203 with core ID 702 added to a memory access request 708 in the occurrence of a cache miss.
    キャッシュ制御部７１８は、キャッシュミスが発生した場合に、コアＩＤ・ＲＡＭ２０３に記憶されているコアＩＤを、メモリアクセス要求７０８に付加されたコアＩＤ７０２によって更新する。 - 特許庁
  • To provide a plotting outputting apparatus and a plotting processing system which can dynamically assign a cache memory while securing a cache effect of pattern data even in the case of unidirectional communication.
    単方向通信であっても、パターンデータのキャッシュ効果を確保しつつ、キャッシュメモリの動的割り当てを行うことが可能な描画出力装置及び描画処理システムを提供する。 - 特許庁
  • A memory 15 with an access identification limiting circuit is formed in a sealed condition, a decryption special program is stored in a special instruction cache area CS and a special data cache area DS.
    密封された状態でアクセス識別制限回路付きメモリ１５を形成し、復号化特別プログラムを特別命令キャッシュ領域ＣＳと特別データキャッシュ領域ＤＳに記憶させる。 - 特許庁
  • To improve the processing speed of an arithmetic processor equipped with a cache control part by prefetching data by using both a cache memory and a general register.
    キャッシュ制御部を備えた演算処理装置に於いて、キャッシュメモリ及び汎用レジスタの両方を使用してデータのプリフェッチを行えるようにすることにより、処理速度を向上させる。 - 特許庁
  • To perform prefetch in a proper timing so that data that are likely to be accessed in each cycle are read from a cache, in a cyclic processing whose scale is large enough to exceed the capacity of a cache memory.
    キャッシュメモリの容量を超えるような規模の大きな周期処理において、毎周期アクセスされる確率が高いデータがキャッシュヒットとなるよう、適切なタイミングでプリフェッチを行う。 - 特許庁
  • In an HDC(Hard Disk Controller) being an LSI for controlling a disk memory, a read cache control part 104 is provided with a host address latch part 105, a hit decision part 106, and a cache data table 107.
    ディスク記憶装置制御用ＬＳＩであるＨＤＣ(Hard Disk Controller)において、リードキャッシュ制御部１０４内にホストアドレスラッチ部１０５と、ヒット判定部１０６と、キャッシュデータテーブル１０７を持つ。 - 特許庁
  • A multiple-processor integrated circuit 500 has convertible cache modules 508 and 509 capable of operating in a local memory mode and a cache mode associated with at least one of its multiple processors.
    マルチプロセッサ集積回路５００は、少なくとも１つのマルチプロセッサに接続されたローカルメモリモードとキャッシュモードにおいて動作可能な転換キャッシュモジュール５０８，５０９を有する。 - 特許庁
  • To provide a technique for reducing useless data transfer between storage hierarchical units while maintaining a cache coherence in a cache memory system applied to a data processing apparatus using a plurality of processors.
    複数のプロセッサを用いたデータ処理装置に適用されるキャッシュメモリシステムについてキャッシュコヒーレンシを保ちながら記憶階層間での無駄なデータ転送を削減する技術を提供する。 - 特許庁
  • Prior to the playback start instruction, decoded audio data, corresponding to a header (frame number 1 to N) of compressed audio data can be stored in an audio cache memory 4a by cache processing (S7).
    再生開始の指示に先立ち、キャッシュ処理（Ｓ７）によって、圧縮音声データの先頭部分（第１〜第Ｎフレーム）に対応する復号後の音声データを、オーディオキャッシュメモリ４ａに記憶する。 - 特許庁
  • The possible combinations of the values of selected specific bits make a system memory where the corresponding tag mapping table are mapped a cache possible area or a cache impossible area according to user definition.
    選ばれた特定ビットの値の可能組合せは使用者の定義により、その相対応したタグマッピング表がマッピングしたシステムメモリーをキャッシュ可能領域またはキャッシュ不可能領域にする。 - 特許庁
  • To achieve an information processing apparatus for efficiently executing the switching of the possibility/impossibility of cache control for the same variables on a memory without accessing a cache control register.
    キュッシュ制御レジスタにアクセスすることなく、メモリ上の同一の変数に対するキャッシュ制御の可否の切替えを効率よく実行することができる情報処理装置を実現する。 - 特許庁
  • A cache memory 24 having cache entry parts 24_1, 24_2,...24_n which are as many as the number of connectable target nodes is connected to a controller 22 provided in a 1394 I/F board 21.
    １３９４ Ｉ／Ｆボード２１内に備えているコントローラ２２には、接続可能なターゲットノードの数だけのキャッシュエントリ部２４_１，２４__２・・２４_ｎを有するキャッシュメモリ２４が接続されている。 - 特許庁
  • To provide a digital broadcasting receiver, capable of improving the efficiency of a packet receiving process and speeding up a channel selecting process by providing stream cache control means and a cache memory.
    ストリームキャッシュ制御手段及びキャッシュメモリを設けることにより、パケット受信処理の効率を改善し、選局処理の高速化を目的とするデジタル放送受信機を提供する。 - 特許庁
  • The method for the integrated circuit 200 to execute the read operation and the write operation concurrently with the invention includes the cache memory blocks to separate the read operation and the write operation into the memory blocks and the cache memory blocks and execute them concurrently within one cycle of a clock signal.
    本発明による集積回路２００の読み取り動作と書き込み動作とを同時に実行する方法はキャッシュメモリブロックを具備してクロック信号の１周期内で読み取り動作及び書き込み動作がメモリブロックとキャッシュメモリブロックとに分けられて同時に実行される。 - 特許庁
  • When a hit determination part 44 determines that any data stored in the distributed address do not exist in a corresponding cache memory 50, a request issuing part 46 issues the transfer request of data from the main memory 30 to the cache memory 50 to a request arbitrating part 48.
    ヒット判定部４４によって、振り分けられたアドレスに格納されたデータが対応するキャッシュメモリ５０に存在しないと判定されたら、リクエスト発行部４６はメインメモリ３０からキャッシュメモリ５０へのデータの転送要求をリクエスト調停部４８に対し発行する。 - 特許庁
  • Thus, it is not necessary to rewrite a program for each type of an LSI while it is necessary when using a test device connected to the outside, and it is possible to simultaneously test the cache memory in parallel with the memory such as the SRAM other than the cache memory built in the same LSI, and to shorten the test time.
    これにより、外部に接続したテスト装置を用いた場合のようにＬＳＩの品種毎のプログラムの書き換えが不要となる上、同一ＬＳＩに内蔵されているキャッシュメモリ以外のＳＲＡＭ等のメモリと同時並行してキャッシュメモリのテストが可能となり、テスト時間の短縮が図れる。 - 特許庁
  • To provide a memory content rewriting method which can reflect writing to a memory on an instruction cache only by adding a few codes to a program for debugging when a system which debugs an application running on a target from a host alters the contents of the memory registered in the instruction cache.
    ターゲット上で動作するアプリケーションをホストからデバッグするシステムで、命令キャッシュに登録されているメモリの内容を変更する際に、デバッグ用プログラムに僅かなコードを追加するだけで、命令キャッシュにメモリへの書き込みを反映可能なメモリ内容書き換え方法を提供する。 - 特許庁
  • That is, the access address output from the CPU 110 of the processor 100 is output from the cache access transmission means 132, and acquired by the cache access control means 231, to be available for access from a processor 200 to the cache memory 221.
    すなわち、プロセッサ１００のＣＰＵ１１０から出力されたアクセスアドレスは、キャッシュアクセス伝達手段１３２から出力され、キャッシュアクセス制御手段２３１によって取得されて、プロセッサ２００のキャッシュメモリ２２１へのアクセスに利用可能となる。 - 特許庁
  • Cache data of image data displayed to a card memory which is installed in the RAM 103 or the medium exchange type recording part 106 are stored and, at reproduction display of an image, it is performed on the basis of the cache data and unnecessary cache data are deleted.
    ＲＡＭ１０３またはメディア交換型記録部１０６に装着されるカードメモリーに表示した画像データのキャッシュデータを保存し、画像の再生表示の際にはキャッシュデータに基づいて行うとともに不要なキャッシュデータは削除する。 - 特許庁
  • To provide a cache control method and a cache control circuit that can solve a conventional technical problem and acquire a performance improving effect by a cache memory even with a program which does not guarantee locality of reference in a strict sense.
    従来技術の問題点を解消し、参照の局所性が厳密な意味で保証されないプログラムであっても、キャッシュメモリによる性能向上効果を得ることができるキャッシュ制御方法およびキャッシュ制御回路を提供すること。 - 特許庁
  • Some of today's most advanced processors, like the PENTIUM processor, have a two-level caching scheme utilizing both a primary cache and a secondary cache, where data contained in the primary cache is accessible 50 to 150 times faster than data in main memory.
    ＰＥＮＴＩＵＭプロセッサのような今日の最新のプロセッサの幾らかは、１次キャッシュと２次キャッシュを利用する２レベルキャッシュスキームを有し、１次キャッシュに包含されたデータは、メインメモリのデータよりも５０乃至１５０倍速くアクセスされ得る。 - 特許庁
  • To sharply shorten a processing time for memory access when a TLB mistake occurs in memory access in an information processor having a cache memory, a TLB and a TSB.
    キャッシュメモリ，ＴＬＢ，及びＴＳＢをそなえた情報処理装置において、メモリアクセスの際にＴＬＢミスが発生した場合における当該メモリアクセスの処理時間を大幅に短縮できるようにする。 - 特許庁
  • To provide an image processing apparatus capable of allocating dynamically the same high-speed memory as a cache memory of a CPU and a work memory of an image processing module, to be used exclusively each other.
    本発明は、同一の高速メモリをＣＰＵのキャッシュメモリおよび画像処理モジュールのワークメモリとして、相互に排他的に使用できるように動的に割り当て可能な画像処理装置を提供する。 - 特許庁
  • The whole electronic device 1 is controlled by an engine portion 11 provided with a DRAM 24 used as a work memory of a CPU 21 and a cache memory of a data memory portion 15.
    この電子機器１は、エンジン部１１により全体の制御が司られており、エンジン部１１には、ＣＰＵ２１のワークメモリとデータ記憶部１５のキャッシュメモリとして利用されるＤＲＡＭ２４が設けられる。 - 特許庁
  • A cache memory is electrically coupled with the memory, a shape is specified to dynamically selected usable dimension and the quantity of the pixel data having the selected usable dimension is exchanged with the memory controller.
    キャッシュメモリが該メモリへ電気的に結合されており且つ動的に選択した使用可能な寸法へ形態特定され、選択した使用可能な寸法を有するピクセルデータの量をメモリ制御器と交換する。 - 特許庁
  • An object to be replaced selecting circuit 303 manages a plurality of ways of a cache memory by grouping them for respective processors.
    置き換え対象選択回路303 は、キャッシュメモリの複数のウェイを、プロセッサ毎のグループにグループ分けして管理している。 - 特許庁
  • This system LSI is constituted of a processor group having data cache inside the system LSI and a high-capacity external shared memory as hard configurations.
    ハード構成として、システムＬＳＩ内部のデータキャッシュを持つプロセッサ群と、大容量の外部共有メモリとからなる。 - 特許庁
  • To enhance performance of a computer system by achieving high efficiency of write-back of data from a cache memory to a main storage device.
    キャッシュメモリから主記憶装置へのデータの書き戻しを高効率化してコンピュータシステムの性能を向上させる。 - 特許庁
  • To provide a directory-based cache coherency system for reducing a memory bandwidth loss incidental to update of a tag directory.
    タグディレクトリの更新に付随したメインメモリバンド幅損失を低減するディレクトリベースのキャッシュコヒーレンシ方式を提供する。 - 特許庁
  • This system LSI is constituted of a processor group having a data cache inside the system LSI and a high-capacity external shared memory as hard configuration.
    ハード構成として、システムＬＳＩ内部のデータキャッシュを持つプロセッサ群と、大容量の外部共有メモリとからなる。 - 特許庁
  • The CPU module can transmit the output data to a GPU module via at least one locked set of cache memory.
    ＣＰＵモジュールは、キャッシュ・メモリの少なくとも１つのロック済みセット経由で出力データをＧＰＵモジュールに転送できる。 - 特許庁
  • A guarantee code 7 is added to each logical block 6 received from the host 3, and stored in a cache memory 1C.
    ホスト３から受信された各論理ブロック６には、それぞれ保証コード７が付加されて、キャッシュメモリ１Ｃに記憶される。 - 特許庁
  • To provide a cache memory device capable of reducing deterioration of performance and reducing increase of power consumption.
    性能の劣化を抑制するとともに、消費電力の増加を抑制することができるキャッシュメモリ装置を提供する。 - 特許庁
  • A cache with a small capacity is used to store data to link storage positions of the buffer in order to reduce read/write memory accesses.
    読出し／書込みメモリアクセスを減らすため小さなキャッシュをバッファの記憶位置をリンクするデータの記憶に用いる。 - 特許庁
  • To provide a cache memory system with good time efficiency capable of automatically selecting an update entry from unused entries.
    未使用のエントリーから更新エントリーを自動的に選択でき、時間的効率のよいキャッシュメモリーシステムを提供する。 - 特許庁
  • To provide a device with high data transfer throughput to a cache memory by efficiently using all the access paths.
    全てのアクセスパスを効率的に使用することを可能とし、キャッシュメモリへのデータ転送スループットの高い装置を提供する。 - 特許庁
  • The projector reads lines of an image before correction in the unit of blocks from a DRAM in an oblique direction and stores the result to a cache memory.
    プロジェクタは、補正前の画像のラインをＤＲＡＭから斜め方向にブロック単位で読み込み、キャッシュメモリに格納する。 - 特許庁
  • The code B0 read in the buffer part 120 is executed, whereby a code B1 is retained in a cache memory 210.
    そして、バッファ部１２０に読み込まれたコードＢ０を実行することにより、コードＢ１をキャッシュ・メモリ２１０に保持する。 - 特許庁
  • A frame that has been most accessed of late in a cache memory is possible to be accessed again by a task in the near future.
    キャッシュメモリ内の最近最もアクセスされたフレームは、近い将来タスクによって再びアクセスされる可能性がある。 - 特許庁
  • The data storage device includes a data storage medium, a write element, a non-volatile cache memory circuit, and a controller circuit.
    データ記憶装置はデータ記憶媒体、書き込み素子、不揮発性キャッシュメモリ回路、およびコントローラ回路を含んでいる。 - 特許庁
  • When there is the tag, a data address of the tag on the cache memory is transferred to a CPU and its circumference in a step 103.
    タグがあった場合、ステップ１０３にてこのタグのキャッシュメモリ上のデータアドレスをＣＰＵとその周辺へ渡す。 - 特許庁
  • When the virtual memory module operated as server type is used, a cache of access is accumulated in an existing IC module.
    サーバ型として運用される仮想メモリ・モジュールを利用する際に、既存のＩＣモジュールにアクセスのキャッシュを蓄積しておく。 - 特許庁
  • This system comprises a cache memory 8, a processor 30, a hit determination circuit 5, an interval timer 3, and a control register 4.
    キャッシュメモリー８と、プロセッサー３０と、ヒット判定回路５と、インターバルタイマー３と、制御レジスター４とから構成される。 - 特許庁
  • The application may not modify this memory ever, or page cache and on-disk data may differ.
    アプリケーションはこのメモリを絶対に変更してはならない。 さもなければ、ページキャッシュとディスク上のデータは一致しなくなるだろう。 - JM
  • To provide a data transfer method to a high-speed host device in a disk array device with a large-capacity cache memory.
    大容量のキャッシュメモリを搭載するディスクアレイ装置において、高速なホスト装置へのデータ転送方法を提供する。 - 特許庁
  • An SRAM 103 having the same capacity as a unit sector of the external memory section 104 is arranged in a secondary cache of a CPU 101.
    ＣＰＵ１０１の２次キャッシュに外部記憶部１０４の単位セクタと同じ容量をもつＳＲＡＭ１０３を配す。 - 特許庁
  • Then, the display data stored in the cache memory 36 are read and video frame returning reproduction using still pictures is performed.
    そして、キャッシュメモリ３６から格納された表示データを読み出して静止画を用いた映像のコマ戻し再生を行う。 - 特許庁
  • To attain a display of music information followed to a skip operation independently of a storing range of music data of a cache memory.
    キャッシュメモリの曲データの記憶範囲に関係なく、スキップ操作に追従した曲情報の表示を可能にする。 - 特許庁
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