「memory testing」を含む例文一覧(482)
＜前へ 1 2 3 4 5 6 7 8 9 10 次へ＞- METHOD AND DEVICE FOR TESTING NONVOLATILE MEMORY, AND PROGRAM
不揮発性メモリの試験方法及び装置及びプログラム - 特許庁 - SEMICONDUCTOR TESTER, AND TESTING METHOD OF SEMICONDUCTOR MEMORY
半導体試験装置および半導体メモリの試験方法 - 特許庁 - REDUNDANCY OPERATING METHOD AND DEVICE, AND MEMORY TESTING DEVICE
リダンダンシ演算方法及び装置並びにメモリ試験装置 - 特許庁 - TECHNIQUE FOR TESTING BIT LINE OF MEMORY ARRAY AND RELATED CIRCUIT
メモリアレイのビット線及び関連回路をテストする技術 - 特許庁 - TECHNIQUE FOR TESTING WORD LINE OF MEMORY ARRAY AND RELATED CIRCUIT
メモリアレイのワード線及び関連回路をテストする技術 - 特許庁 - CIRCUIT AND METHOD FOR TESTING FERROELECTRIC MEMORY DEVICE
強誘電体メモリ装置をテストする回路及び方法 - 特許庁 - To provide a memory testing device and a memory testing method which can simultaneously execute a plurality of memory tests only by simple address management.
簡単なアドレス管理だけで複数個のメモリ試験を同時に実行できるメモリ試験装置およびメモリ試験方法を提供する。 - 特許庁 - To provide a test equipment for a memory device testing a memory device of a packet type.
パケット方式のメモリデバイスを試験するメモリデバイス試験装置を提供する。 - 特許庁 - To provide an address line of flash memory for shortening the testing time, a testing method of a testing device, and the testing device.
試験時間の短縮化を図ったフラッシュメモリのアドレス線及び試験装置の試験方法及び試験装置を提供することを課題とする。 - 特許庁 - The memory test system is equipped with a memory testing device 10 having the fail memory 15 for storing a test result of the memory to be tested and a controller 1 for controlling the memory testing device 10.
メモリ試験システムは、被試験メモリの試験結果を格納するフェイルメモリ１５を有するメモリ試験装置１０と、メモリ試験装置１０を制御する制御装置１とを備える。 - 特許庁 - SYSTEM AND METHOD FOR TESTING COLUMN REDUNDANCY OF INTEGRATED CIRCUIT MEMORY
集積回路メモリの冗長列試験システムおよび方法 - 特許庁 - OUTPUT BUFFER, SYNCHRONOUS MEMORY DEVICE AND ACCESS TIME TESTING METHOD
出力バッファ、同期型メモリ装置及びアクセスタイムテスト方法 - 特許庁 - ANSWER DERIVATION COMPETITION METHOD AND POWER OF MEMORY TESTING METHOD
解答導出競争方法及び記憶力テスト方法 - 特許庁 - SEMICONDUCTOR MEMORY DEVICE AND TESTING METHOD THEREFOR
半導体記憶装置および半導体記憶装置のテスト方法 - 特許庁 - To provide a method for testing memory which utilizes a general memory test program independent of an internal memory configuration.
メモリの内部構成に依存しない汎用的な試験プログラムによるメモリ試験方法を提供する。 - 特許庁 - DATA PROCESSOR AND METHOD FOR TESTING STABILITY OF MEMORY CELL IN MEMORY DEVICE
メモリ・デバイス内のメモリ・セルの安定性をテストするためのデータ処理装置および方法 - 特許庁 - To improve the efficiency of usage of a memory area of a main memory in a testing device.
試験装置におけるメインメモリの記憶領域の利用効率を向上させる。 - 特許庁 - This memory 55 is further provided with a supposed hardness memory 56 that stores the supposed hardness of the test piece and a testing force memory 57 that stores the testing force at the time of hardness testing.
また、この記憶部５５は、試験片の想定される硬度を記憶する想定硬度記憶部５６と、硬度試験時の試験力を記憶する試験力記憶部５７とを備えている。 - 特許庁 - SEMICONDUCTOR INTEGRATED CIRCUIT, SEMICONDUCTOR MEMORY DEVICE, AND TESTING METHOD FOR SEMICONDUCTOR MEMORY DEVICE
半導体集積回路、半導体記憶装置及び半導体記憶装置のテスト方法 - 特許庁 - SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE WITH MIXED MEMORY AND METHOD FOR TESTING THE SAME
メモリ混載半導体集積回路装置及びそのテスト方法 - 特許庁 - To provide a semiconductor memory device which can reduce the testing cost, and a method of testing the semiconductor memory device.
試験コストを低減することが可能な半導体記憶装置および半導体記憶装置の試験方法を提供することである。 - 特許庁 - To realizes a device and method for testing a memory capable of shortening a testing time of a memory to be tested.
被試験メモリの試験時間を短縮することができるメモリ試験装置及びメモリ試験方法を実現することを目的にする。 - 特許庁 - MEMORY ERROR CORRECTION AND DETECTION CIRCUIT TEST SYSTEM AND TESTING METHOD
メモリ誤り訂正・検出回路試験システムおよび試験方法 - 特許庁 - VOLTAGE GENERATING CIRCUIT AND METHOD FOR TESTING SEMICONDUCTOR MEMORY DEVICE
電圧発生回路および半導体記憶装置のテスト方法 - 特許庁 - SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR TESTING THE SAME
半導体記憶装置、及び該半導体記憶装置のテスト方法 - 特許庁 - SEMICONDUCTOR WAFER AND TESTING METHOD OF FERROELECTRIC MEMORY DEVICE
半導体ウエハ、および強誘電体メモリ装置の試験方法 - 特許庁 - SEMICONDUCTOR MEMORY AND METHOD FOR TESTING SEMICONDUCTOR USING IT
半導体記憶装置およびそれを用いた半導体テスト方法 - 特許庁 - SYSTEM AND METHOD FOR TESTING MEMORY USING DMA
ＤＭＡを使用してメモリをテストするためのシステムおよび方法 - 特許庁 - SEMICONDUCTOR MEMORY DEVICE, AND METHOD FOR TESTING THE SAME
半導体記憶装置及び半導体記憶装置のテスト方法 - 特許庁 - The nonvolatile semiconductor storage is provided with a memory cell array 2 having plural memory cells and a testing cell array 3 having plural testing cells, and the testing cells are connected to the memory cell array 2 with bit lines.
不揮発性半導体記憶装置は複数のメモリセルを有するメモリセルアレイ２と複数のテスト用セルを有するテスト用セルアレイ３とを有し、メモリセルアレイにテスト用セルがビット線で接続されている。 - 特許庁 - TESTING METHOD FOR SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE, TESTING SYSTEM, DATA STRUCTURE FOR SPECIFYING PHYSICAL MAP OF MEMORY BLOCK
半導体集積回路装置の試験方法、試験システム、メモリブロックの物理マップ特定用データ構造 - 特許庁 - To increase portions to be tested by a memory BIST and scan testing.
メモリＢＩＳＴとスキャンテストとによりテスト可能な部分を増やす。 - 特許庁 - APPARATUS FOR TESTING SEMICONDUCTOR MEMORY, AND METHOD FOR DETECTING ITS DEFECTIVE OPERATION
半導体メモリ試験装置およびその動作不良検出方法 - 特許庁 - BOARD FOR TESTING SEMICONDUCTOR MEMORY, TEST METHOD, AND MANUFACTURING METHOD
半導体メモリのテスト用ボードおよびテスト方法並びに製造方法 - 特許庁 - METHOD AND CIRCUIT FOR TESTING MEMORY CELL IN MULTIVALUE STORAGE DEVICE
多値記憶装置内のメモリセルをテストするための方法および回路 - 特許庁 - NONVOLATILE MEMORY DEVICE EQUIPPED WITH BUFFER FOR TEST AND TESTING METHOD THEREOF
テスト用バッファを備えた不揮発性メモリ装置及びそのテスト方法 - 特許庁 - METHOD FOR MANAGING MEMORY RESOURCE IN DATA NETWORK TESTING DEVICE
データ・ネットワーク試験装置におけるメモリ資源を管理するための方法 - 特許庁 - To provide a method and device for testing memory for shortening an erase test of non-volatile memory.
不揮発性メモリの消去試験を短縮するメモリ試験方法及び装置を提案する。 - 特許庁 - METHOD FOR TESTING MEMORY MODULE IN TRANSPARENT TRANSMISSION MODE AND HUB OF MEMORY MODULE FOR EXECUTING TEST
透過伝送モードでメモリモジュールをテストする方法及びこれを実行するためのメモリモジュールのハブ。 - 特許庁 - INTEGRATED CIRCUIT HAVING FUNCTION TESTING MEMORY USING VOLTAGE FOR STRESS AND ITS MEMORY TEST METHOD
ストレス用電圧を用いてメモリをテストする機能を有する集積回路及びそのメモリテスト方法 - 特許庁 - To output data from a memory-macro even in the outside of an address space of a memory-macro at testing of a memory-macro.
本発明は、メモリマクロのテスト時、メモリマクロのアドレス空間外でもメモリマクロからのデータ出力を可能にするものである。 - 特許庁 - METHOD AND DEVICE FOR TESTING MEMORY FOR BINARIZATION CIRCUIT IN OCR DEVICE
ＯＣＲ装置における２値化回路用メモリのテスト方法及び装置 - 特許庁 - DEVICE AND METHOD FOR REDUNDANCY CALCULATION, AND MEMORY TESTING DEVICE
リダンダンシ演算装置及びリダンダンシ演算方法並びにメモリ試験装置 - 特許庁 - SEMICONDUCTOR TEST CIRCUIT, SEMICONDUCTOR MEMORY DEVICE, AND SEMICONDUCTOR TESTING METHOD
半導体試験回路、半導体記憶装置および半導体試験方法 - 特許庁 - To realize a memory-testing device which reduces time required for testing by mounting a plurality of fail memories on it.
複数のフェイルメモリを設け、試験時間の短縮を図るメモリ試験装置を実現することを目的にする。 - 特許庁 - To surely perform a memory test of a serial memory device with simple constitution, in a memory test apparatus testing a semiconductor memory device.
本発明は、半導体メモリデバイスを試験するメモリ試験装置に関し、シリアル・メモリデバイスのメモリ試験を簡単な構成で確実に実施できるようにする。 - 特許庁 - To execute redundancy relief judgment considering the entire defects of a main body memory and an auxiliary memory of a memory to be examined, while controlling a memory circuit of a testing device.
被試験メモリの本体メモリと予備メモリとの全体の不良を考慮した冗長救済判定を、試験装置のメモリ回路を抑制して実施する。 - 特許庁 - Improvement is added on the memory testing device which stores test results of the memory to be tested in a fail memory and counts the number of fails of the fail memory.
本発明は、被試験メモリの試験結果をフェイルメモリに格納し、このフェイルメモリのフェイル数をカウントするメモリ試験装置に改良を加えたものである。 - 特許庁 - A memory write processing part 6 writes testing data read out of a ROM 4 in the nonvolatile memory 9.
メモリライト処理部６は、ＲＯＭ４から読み出した試験用データを不揮発性メモリ９に書き込む。 - 特許庁 - The self-testing system 10 executes various testing programs in a testing set, and maintains a history record of a test result from the set in a nonvolatile memory 30.
自己試験システムは、試験セットにおける様々な試験プログラムを実行し、以前の試験セットからの試験結果の履歴レコードを不揮発性メモリに維持する。 - 特許庁
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