「pattern layout」を含む例文一覧(715)
＜前へ 1 2 3 4 5 6 7 8 9 10 11 .... 14 15 次へ＞- To easily and accurately detect a specified pattern in a pattern layout from the pattern layout without carrying out simulation upon forming a pattern layout of a semiconductor element.
半導体素子のパターンのレイアウトを作成する際に、シミュレーションを行うことなくパターンのレイアウトから、当該レイアウトのうち特定のパターンを容易且つ確実に検出する。 - 特許庁 - A pattern layout is divided into plural design layers.
パターンレイアウトを複数の設計層に分割する。 - 特許庁 - PATTERN LAYOUT METHOD OF SUPERCONDUCTION LOGICAL INTEGRATED CIRCUIT
超伝導論理集積回路のパタンレイアウト方法 - 特許庁 - METHOD FOR VERIFYING LAYOUT PATTERN AND BACK ANNOTATION SYSTEM
レイアウトパターン検証方法およびバックアノテーションシステム - 特許庁 - The layout pattern is approved with sign off (S104), and the altered layout pattern is stored in a data base (S105).
サインオフでレイアウトパターンの承認をして（Ｓ１０４）、変更したレイアウトパターンをデータベースに記憶する（Ｓ１０５）。 - 特許庁 - The pattern correcting method uses the architecture layout data of a pattern designed by an automatic layout apparatus as an input.
パターン補正方法は、自動レイアウト装置により設計されたパターンの設計レイアウトデータを入力とする。 - 特許庁 - To provide a layout pattern verifying device capable of accurately recognizing and verifying a layout pattern.
レイアウトパターンを正しく認識して検証することが可能なレイアウトパターン検証装置を提供すること。 - 特許庁 - To much more highly precisely verify a layout pattern in a layout verification process.
レイアウト検証工程において、より高精度にレイアウトパターンの検証を行う。 - 特許庁 - A layout pattern showing a circuit pattern is prepared in the design side (S101).
設計側で回路パターンを示すレイアウトパターンを作成する（Ｓ１０１）。 - 特許庁 - A layout pattern is recognized from the extracted data.
抽出されたデータから、レイアウトパターンが認識される。 - 特許庁 - Next, verification of the layout pattern data is performed (S2).
そして、このレイアウトパターンデータの検証を行う（Ｓ２）。 - 特許庁 - SEMICONDUCTOR INTEGRATED CIRCUIT AND PATTERN LAYOUT METHOD THEREOF
半導体集積回路およびそのパターンレイアウト方法 - 特許庁 - METHOD OF GENERATING DESIGN LAYOUT PATTERN OF SEMICONDUCTOR AND APPARATUS FOR GENERATING GRAPHIC PATTERN
半導体設計レイアウトパタン生成方法および図形パタン生成装置 - 特許庁 - The predetermined electrode pattern corresponds to a layout pattern of the display elements.
上記所定の電極パターンは、表示素子の配置パターンに対応している。 - 特許庁 - METHOD OF GENERATING DESIGN LAYOUT PATTERN OF SEMICONDUCTOR AND APPARATUS FOR GENERATING FIGURE PATTERN
半導体設計レイアウトパタン生成方法および図形パタン生成装置 - 特許庁 - PATTERN FORMATION DEFECTIVE AREA CALCULATING METHOD AND PATTERN LAYOUT EVALUATING METHOD
パターン形成不良領域算出方法およびパターンレイアウト評価方法 - 特許庁 - PATTERN LAYOUT, MANUFACTURING METHOD OF DUMMY PATTERN LAYOUT, PHOTOMASK, EXPOSURE TRANSFER METHOD, AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE
パターンレイアウト、ダミーパターンレイアウトの作製方法、フォトマスク、露光転写方法及び半導体装置の製造方法 - 特許庁 - LAYOUT METHOD OF SEMICONDUCTOR INTEGRATED CIRCUIT TEST ELEMENT PATTERN
半導体集積回路のテスト素子パターンのレイアウト方法 - 特許庁 - The signal waveform of the electric signal of a liquid crystal pattern layout is drawn in conformation to the liquid crystal pattern layout.
液晶用パターンレイアウトに対応してこの液晶用パターンレイアウトの電気信号の信号波形を描画する。 - 特許庁 - The verifying operation efficiency of the pattern layout can be improved.
パターンレイアウトの確認作業効率を向上できる。 - 特許庁 - METHOD AND DEVICE FOR VERIFYING LAYOUT PATTERN
レイアウトパターン検証方法およびレイアウトパターン検証装置 - 特許庁 - To provide a pattern layout method facilitating confirmation work.
確認作業が容易なパターンレイアウト方法を提供する。 - 特許庁 - APPARATUS AND METHOD FOR FORMING LAYOUT PATTERN
レイアウトパターンの作成装置及びレイアウトパターンの作成方法 - 特許庁 - This layout pattern verification device is provided with a pattern data generation part, a layout performance part, and a layout verification part.
上記課題を解決するために、パターンデータ生成部と、レイアウト実行部と、レイアウト検証部とを備えているレイアウトパターン検証装置を構成する。 - 特許庁 - (Step S1) A layout pattern 1a of a layout layer of a semiconductor device is divided into division regions 2a, 2b, ... as shown in a layout pattern 1b.
半導体装置のレイアウト層のレイアウトパターン１ａをレイアウトパターン１ｂに示すように分割領域２ａ，２ｂ，・・・に分割する（ステップＳ１）。 - 特許庁 - AUXILIARY PATTERN FORMING METHOD AND AUTOMATIC FORMING METHOD FOR SEMICONDUCTOR MASK LAYOUT PATTERN
補助パターン生成方法および半導体マスクレイアウトパターンの自動生成方法 - 特許庁 - To efficiently insert a dummy pattern into the layout of an actual pattern.
実パターンのレイアウト内にダミーパターンを効率よく挿入することが可能にする。 - 特許庁 - The correction pattern is generated according to a calculated value of the size (a correction pattern generating part 50) and a corrected layout pattern is generated by adding the correction pattern to a design layout pattern (a graphic calculating part 52).
その計算値に従って補正パターンを生成し（補正パターン生成部５０）、その補正パターンを設計レイアウトパターンとを加算して補正済レイアウトパターンを生成する（図形演算部５２）。 - 特許庁 - In a data division process 103, input mask layout design data are divided into a plurality of layout pattern groups according to the layout pattern division condition.
データ分割工程１０３では、入力されたマスクレイアウト設計データを前記レイアウトパターン分割条件に従って複数のレイアウトパターン群に分割する。 - 特許庁 - To accurately estimate delay variation due to layout pattern correction.
レイアウトパターン修正による遅延変動を正確に見積もる。 - 特許庁 - A test pad addition part 2 adds a test pad for sampling and applying electrical signal to the layout pattern to form an additional layout pattern.
テストパッド付加部２は、上記レイアウトパターンに、電気信号サンプリング／印加するテストパッドを付加し、付加レイアウトパターンとする。 - 特許庁 - To provide a mask layout pattern verification device and its method for precisely verifying rectangular layout pattern data.
矩形レイアウトパターンデータに対する検証を高精度に行なえるマスクレイアウトパターン検証装置および方法を提供する。 - 特許庁 - SEMICONDUCTOR DEVICE, PATTERN LAYOUT CREATION METHOD AND EXPOSURE MASK
半導体装置、パターンレイアウト作成方法および露光マスク - 特許庁 - To provide a method for selectively correcting a layout pattern.
レイアウトパターンを選択的に修正する方法を提供する。 - 特許庁 - PATTERN LAYOUT METHOD FOR DISPLAY DEVICE AND RECORDING MEDIUM FOR THE SAME
表示装置用パターンレイアウト方法及びその記録媒体 - 特許庁 - PATTERN LAYOUT METHOD FOR DISPLAY DEVICE AND ITS RECORDING MEDIUM
表示装置用パターンレイアウト方法及びその記録媒体 - 特許庁 - A second reduction layout which is reduced by a second reduction width larger than the first reduction width relative to the pad pattern layout is obtained, and then an assist pattern layout which is self-aligned to the pad pattern layout by deducting the second reduction layout from the first reduction layout is obtained.
パッドパターンのレイアウトに対して第１縮小幅より大きい第２縮小幅に縮小された第２縮小レイアウトを得た後、第１縮小レイアウトから第２縮小レイアウトを差引してパッドパターンのレイアウトに自己整列される補助パターンのレイアウトを得る。 - 特許庁 - METHOD FOR CREATING PATTERN DATA, METHOD FOR CREATING DESIGN LAYOUT AND METHOD FOR VERIFYING PATTERN DATA
パターンデータ作成方法、設計レイアウト作成方法及びパターンデータ検証方法 - 特許庁 - One embodiment of the invention includes receiving a first layout pattern containing a new layout of an integrated circuit pattern, a pattern matcher 110 processes the layout pattern and designates certain patterns of the integrated circuit pattern that meet design waiver information.
集積回路パターンの新規のレイアウトを含む最初のレイアウトパターンを受け取り、パターン適合手段110は、レイアウトパターンを処理し、そして、デザイン適用除外情報に適合する集積回路パターンの特定のパターンを指定する。 - 特許庁 - This minimum layout pattern dimension detector comprises an input part 2 reading a pattern file with a description of layout pattern of a semiconductor integrated circuit by coordinate values, a data storage part 3 for storing the pattern file, and a minimum dimension detecting part 4 for detecting the layout pattern with the pattern of minimum width dimension, from the layout pattern in the pattern file.
本発明の最小レイアウトパターン寸法検出装置は、半導体集積回路のレイアウトパターンが座標値により記述されたパターンファイルを読み込む入力部２と、前記パターンファイルが記憶されるデータ記憶部３と、前記パターンファイルにおけるレイアウトパターンから、パターンの幅が最小寸法のレイアウトパターンを検出する最小寸法検出部４とからなる。 - 特許庁 - The electronic camera creates a print layout pattern based on the transmitted parameters and displays the pattern.
電子カメラは、送られてきたパラメータに基づいてプリントレイアウト図を作成し表示する。 - 特許庁 - To prevent size dispersion from occurring in a circuit pattern depending on mask pattern layout.
マスクパターンレイアウトに依存して回路パターンに寸法ばらつきが生じることを防止する。 - 特許庁 - (1) An item likelihood of each character string is calculated based on a language pattern and a layout pattern.
(1) 言語パターンと、レイアウトパターンに基づき、各文字列の項目らしさの尤度を計算する。 - 特許庁 - The input pattern file is a spatial-frequency-restricted representation of the requested device layout pattern.
入力パターンファイルは、要求デバイスレイアウトパターンの空間周波数制限型表示である。 - 特許庁 - SEMICONDUCTOR INTEGRATED CIRCUIT, AND LAYOUT PATTERN THEREOF
半導体集積回路及び半導体集積回路のレイアウトパターン - 特許庁 - SEMICONDUCTOR DEVICE HAVING LINEAR PATTERN AND ITS LAYOUT METHOD
ライン型パターンを有する半導体素子及びそのレイアウト方法 - 特許庁 - For example, the unit pixel of a symmetrical layout pattern is formed.
例えば、対称的なレイアウトパターンの単位ピクセルが形成される。 - 特許庁 - To easily change the layout of a pattern variable display device.
図柄可変表示装置の配置位置を容易に変更できる。 - 特許庁 - METHOD FOR FORMING PATTERN LAYOUT AND METHOD FOR GENERATING MASK DRAWING DATA
パターンレイアウト作成方法及びマスク描画データ作成方法 - 特許庁 - APPARATUS FOR CORRECTING LAYOUT PATTERN, METHOD FOR CORRECTING LAYOUT PATTERN, PROGRAM, STORAGE MEDIUM, METHOD FOR MANUFACTURING RETICLE, AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE
レイアウトパターン補正装置、レイアウトパターン補正方法、プログラム、記録媒体、レチクルの製造方法、及び半導体装置の製造方法 - 特許庁
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