「programmable」を含む例文一覧(3485)
＜前へ 1 2 .... 57 58 59 60 61 62 63 64 65 .... 69 70 次へ＞- Information about a driver 105 required for starting each of application programs AP1, AP2, etc. and another driver 105 required for starting each driver 105 are previously stored as AP information in an EEPROM (Electrically Erasable Programmable Read Only Memory) of an ECU (Electronic Control Unit) 1.
各アプリケーションプログラムＡＰ１、２…の起動に必要なドライバ１０５、及び各ドライバ１０５の起動に必要な他のドライバ１０５についての情報をＡＰ情報として予めＥＣＵ１のＥＥＰＲＯＭに記憶しておく。 - 特許庁 - The lithography system drives two programmable patterning means 11 and 12, using a control signal from a computer 10, in order to pattern two different beams 13 and 14 being projected to two substrates 19 and 20.
このリソグラフィ装置は、二つの基板１９、２０上に投影するための二つの別々の投影ビーム１３、１４をパターン化するためにコンピュータ１０からの制御信号を使って二つのプログラム可能パターニング手段１１、１２を駆動する。 - 特許庁 - In this programmable controller, a CPU unit 11 is installed with a memory card 15 storing a DHCP (Dynamic Host Configuration Protocol)/BOOTP (Bootstrap Protocol) table wherein a MAC address of the device based on the industrial Ethernet standard and the IP address set to the device are associated.
産業用Ｅｔｈｅｒｎｅｔ規格に準拠した機器のＭＡＣアドレスと、その機器に設定するＩＰアドレスを関連づけたＤＨＣＰ／ＢＯＯＴＰテーブルを保存したメモリカード１５をＣＰＵユニット１１に装着する。 - 特許庁 - To efficiently prepare a display contents program (e.g. a user screen) to be displayed on a programmable display device without generating malfunction on the basis of the information of a control procedure program (e.g. a ladder program) for driving a controller such as a PLC.
ＰＬＣなどの制御装置を動作させる制御手順プログラム（例えばラダープログラム）の情報に基づいてプログラマブル表示器などに表示させる表示内容プログラム（例えばユーザ画面）を誤操作なく効率的に作成する。 - 特許庁 - The server part of a host computer for control repeats the successive reading of the registered data of a refresh table, and inquires the state of a device in an address range indicated by each registered data to a programmable logical controller(PLC), and stores it in a cache memory.
制御用ホストコンピュータのサーバ部は、リフレッシュテーブルの登録データの順次読み出しを繰り返すと共に、各登録データが示すアドレス範囲のデバイスの状態をプログラマブル・ロジック・コントローラ（ＰＬＣ）に問い合わせ、キャッシュメモリに格納する。 - 特許庁 - The digital filter may be realized by using a programmable logic device such as a digital signal processor 75 or by using exclusive logic circuits including adders 44, 48, 50, 54, 58, 62, 66, 70, 72 and shifters 46, 52, 56, 60, 64.
ディジタルフィルタは、ディジタル信号プロセッサ（７５）などのプログラム可能な論理デバイスにより、または加算器（４４、４８、５０、５４、５８、６２、６６、７０、７２）とシフタ（４６、５２、５６、６０、６４）を含む専用の論理により実現してよい。 - 特許庁 - To solve the problem of a programming tool for creating ladder programs for a conventional programmable controller, in which a start condition is known only when specifying it and not always known in the ladder programs using a master control, and it is not possible to make the ladder programs in the master control switched to be displayed and not displayed.
従来のプログラマブルコントローラのラダープログラムを作成するプログラミングツールにおいて、マスターコントロールを使用したラダープログラムで、指定した時のみ起動条件が分かるようになっており常時分かるようにはなっていない。 - 特許庁 - The local- area communication and wide-area communication are actualized by a programmable sequence of interconnection cells equipped with storage means 11, 12, and 13 storing data crossing mutually nonadjacent modules arranged in at least the forward path or return path.
構内通信及び広域通信を、少なくともフォワードパス又はリターンパスに配置した互いに隣接しないモジュール間を横切るデータを格納する記憶手段１１，１２，１３を具える相互接続セルのプログラマブルシーケンスによって実現する。 - 特許庁 - A default value of a signal MDST can be set to a high level or a low level by setting one side and the other side of these programmable elements to a on-state and off-state utilizing a program and the like of a memory element.
これらプログラム可能な素子１１０，１２０の一方及び他方が、メモリ素子のプログラム等を利用してオン状態、オフ状態に設定されることにより、信号ＭＤＳＴのデフォルト値をハイレベルまたはローレベルに設定できる。 - 特許庁 - In such a configuration, by adding also presence/absence of (2) update requirement during RUN to a conventional condition of (1) a read pointer ≠ a write pointer, the programs of the plurality of programmable controllers are updated collectively during a scan end.
このような構成において、従来の（１）リードポインタ≠ライトポインタと言う条件に、（２）RUN中更新要求の有無も判定要素として加える事により、複数のプログラマブルコントローラのプログラムをスキャンエンド中に一括更新する。 - 特許庁 - To provide a control host computer updating the control program of a programmable logic controller(PLC) without switching connection although conventional control program generation software which can be outputted only to a serial port can be used.
シリアルポートのみに出力可能な従来の制御プログラム作成ソフトを流用できるにも拘わらず、接続を切り換えずに、プログラマブル・ロジック・コントローラ（ＰＬＣ）の制御プログラムを更新可能な制御用ホストコンピュータを実現する。 - 特許庁 - This programmable controller 1 performs a series of processing operations to store the data of a specified memory address in a saving address of the memory for period for the number of executed scans from when the set 'condition' contents is established by executing its program.
プログラマブルコントローラ１は、該プログラムを実行して、設定された「条件」内容が成立した時から、プログラム実行スキャン数の期問だけ、指定されたメモリアドレスのデータをメモリの退避アドレスに格納する、という一連の処理動作を行う。 - 特許庁 - To disclose a technique for reducing the area of a circuit and eliminating an additional external memory by storing and operating data by utilizing a ferroelectric memory, in particular, related to a nonvolatile programmable logic circuit.
本発明は非揮発性プログラマブルロジック回路に関し、特に強誘電体メモリを利用してデータの格納や演算を行うことにより、別途の外部記憶装置が不要であり、回路の面積が縮小できるようにする技術を開示する。 - 特許庁 - The electrically erasable programmable logic device 20 comprises a p-type substrate 22, a first n-type doped region 24, a first gate 26, a second n-type doped region 28, a second gate 30 and a third n-type doped region 32.
電気的消去可能プログラマブルロジックデバイス２０はＰ型基板２２と、第一Ｎ型ドープ領域２４と、第一ゲート２６と、第二Ｎ型ドープ領域２８と、第二ゲート３０と、第三Ｎ型ドープ領域３２とを含んでなる。 - 特許庁 - In configuration of a patch antenna, the holding part 2b holding the touch panel 4 to the programmable display device 1 functions as a plate conductor, while a glass base board of the touch panel 4 arranged between the antenna part 5 and the holding part 2b functions as a dielectric.
パッチアンテナを構成する場合、プログラマブル表示器１にタッチパネル４を保持する保持部２ｂが地板導体として機能し、アンテナ部５と保持部２ｂとの間に配されるタッチパネル４のガラス基板が誘電体として機能する。 - 特許庁 - To actualize the display method for a control program which makes distinctive the correspondence relation with respective operation processes of devices having their sequence controlled by a programmable controller and also makes it easy to find the position and cause of a fault in such a case.
プログラマブルコントローラでシーケンス制御される装置の各作動工程との対応関係が明瞭であり、かつ故障時における故障位置や故障原因の解明が容易な制御プログラムの表示方法を提供する。 - 特許庁 - The programmable indicator 100 includes the case body 110, a rectangular operation region 140 is installed at a surface of the upper part cabinet 120, and a graphic display screen 143 is arranged at the center of the operation region 140.
このプログラマブル表示器１００は、ケース本体１１０を備え、上部筐体１２０の表面には、矩形の操作領域１４０が設けられ、この操作領域１４０の中央に、グラフィック表示画面１４３が配置されている。 - 特許庁 - When expansion units are mounted to the body 2 of a programmable display 1 in the order of expansion units 3 to 4, the control part 21 of the body 2 can access the control parts 31, 41 of the expansion units 3, 4 through a bus 11.
プログラマブル表示器１の本体２に拡張ユニット３・４の順で拡張ユニットが装着されると、本体２の制御部２１は、バス１１によって各拡張ユニット３・４の制御部３１・４１へアクセス可能になる。 - 特許庁 - By inputting a reference signal, a plurality of output clock signals having different frequencies and phases are generated in a phase-locked loop (PLL) circuitry, Each output clock signal is multiplexed for use as an external clock according to arbitrary programmable selection by a multiplexer 228.
基準信号を入力し、ＰＬＬ（位相同期ループ）回路で周波数、位相の異なる複数の出力クロックを生成し、前記出力クロックをプログラムによりマルチプレクサ２２８で任意に選択し多重化して外部クロックとする。 - 特許庁 - To provide a programmable controller system and its application start method for achieving the synchronization of the start of an application program in an application operation status and the synchronization of a shift from an application stop status to the application operation status.
アプリケーション運転状態におけるアプリケーションプログラムの起動の同期化、およびアプリケーション停止状態から運転状態への移行の同期化を図ることができるプログラマブルコントローラシステムおよびそのアプリケーション起動方法を提供する。 - 特許庁 - The image processing part (an ASIC) 16 has a hardware configuration wherein only a filter function is mounted, the image processing part (a DSP) 17 has a hardware configuration allowing a programmable change of a function, and the image processing part 18 has a software configuration.
ここで、画像処理部（ＡＳＩＣ）１６は、フィルタ機能のみを実装したハードウエア構成とし、画像処理部（ＤＳＰ）１７は、プログラマブルに機能を変更できるハードウエア構成とし、画像処理部１８は、ソフトウエア構成とする。 - 特許庁 - To provide an EPROM where a voltage between a gate and a source and a voltage between a drain and a source are programmable at VDD or less, excess erasure is prevented, and a high programming power (i.e., voltage) and a long program time are not needed.
ゲート−ソース間電圧とドレイン−ソース間電圧がＶＤＤ以下でプログラム可能であり、かつ過剰消去の問題を有さず、また高いプログラミングパワー、電圧およびプログラム時間を必要としないようなＥＰＲＯＭを提供する。 - 特許庁 - Especially, the programmable display unit 1 is provided with a database control unit 11a for storing the data showing condition of the input and output equipment 4 in a database 15, while corresponding to time and the screen data, every time when display of the operation screen changes.
特に、プログラマブル表示器１は、操作画面の表示が変わるたびに、入出力機器４の状態を示すデータを、時間および画面データと対応づけてデータベース１５に蓄積するデータベース管理部１１ａを備えている。 - 特許庁 - The data converter is provided with a programmable controller, at least two endian converters for performing data format conversion operation in response to a control signal outputted from the controller, and a protocol conversion circuit for converting a protocol.
プログラム可能なコントローラ、コントローラから出力される制御信号に応答してデータのフォーマット変換動作を行う少なくとも２つのエンディアン変換器、及びプロトコルを変換するプロトコル変換回路を備えるデータ変換装置。 - 特許庁 - Plural inverters 1 are connected to a programmable display 2 spread as an operation type display for FA, various kinds of settings for the inverters 1, monitoring of an operation condition of the inverters 1 and the like are conducted by the display 2.
ＦＡ用の操作型表示装置として普及しているプログラマブル表示器２に複数のインバータ１を接続し、プログラマブル表示器２でインバータ１に対する各種の設定やインバータ１の運転状態のモニタなどを行う。 - 特許庁 - To provide a device for designing a filter that is rendered on a programmable circuit device capable of realizing at least one filter design by wiring at least one filter component together.
少なくとも１つのフィルタ構成要素を一緒に配線することにより少なくとも１つのフィルタ設計を実現することができるプログラム可能な回路デバイス上でレンダリングされるフィルタを設計するための装置を提供すること。 - 特許庁 - A target device debugger 18 outputs an access request to a debug interface 6 within the simulation codes 2 to recover target resource information that indicates the state of a target programmable device which is modeled in execution of the target program codes.
ターゲットデバイスデバッガ１８は、そのターゲットプログラムコードの実行においてモデル化されたターゲットプログラマブルデバイスの状態を示すターゲットリソース情報を回復するために、シミュレーションコード２内のデバッグインタフェース６にアクセス要求を出力する。 - 特許庁 - When specific signal processing data are not written in EEPROM (Electrically Erasable Programmable Read-Only Memory) 57 in the initial setting of the data, the reference initial data corresponding to ON/OFF states of the initial setting switches S1 and S2 are written in the EEPROM 57.
データの初期設定時において特定の信号処理データがＥＥＰＲＯＭ５７に書き込まれていない場合、初期設定スイッチＳ１、Ｓ２のＯＮ／ＯＦＦ状態に対応する標準初期データをＥＥＰＲＯＭ５７に書き込む。 - 特許庁 - To provide a programmable logic device for updating a function by neither making a configuration redundant nor interrupting the operation of a device, and for reducing the cost for the portion of redundancy and power consumption, and also to provide a card and a transmission apparatus.
冗長構成とすることなく、デバイスの運用を中断せずに機能の更新が可能となると共に、冗長分のコスト及び消費電力を削減できるプログラマブルロジックデバイス、カード及び伝送装置を提供する。 - 特許庁 - To provide an information processor and an information processing system corresponding to one-operation keys and having programmable functions for controlling a control computer(CC) by extending a CC controlling range based on conventional technology and making it possible to variously control the CC.
従来の技術による制御コンピュータコントロール範囲を拡張し、制御コンピュータの様々なコントロールを可能とし、又その制御コンピュータコントロール機能をプログラマブルとするワンタッチキー対応情報処理装置およびシステムである。 - 特許庁 - In this case, after circuit design (S101), verification (S102) such as static timing analysis (STA) is performed, and the place and the number of programmable delay circuits to be inserted into the digital system are limited (S103) based on the result of the STA.
この際に、回路設計後（Ｓ１０１）に静的タイミング解析（ＳＴＡ）などの検証（Ｓ１０２）を行い、このＳＴＡの結果に基づいて、ディジタルシステム内に挿入するプログラマブル遅延回路の場所および数を限定する（Ｓ１０３）。 - 特許庁 - In controlling the data equivalence of a programmable controller having a plurality of CPU modules 5, a control part 52 of a CPU module 5a (or 5b) notifies a task arithmetic part 51 of the CPU module 5a (or 5b) of an execution instruction of an object task.
ＣＰＵモジュール５を複数有するプログラマブルコントローラのデータ等価の制御にあたり、ＣＰＵモジュール５ａ（または５ｂ）の制御部５２が対象タスクの実行命令をＣＰＵモジュール５ａ（または５ｂ）のタスク演算部５１に通知する。 - 特許庁 - To provide a rake receiver processing system 200 including at least two programmable spread sequence blocks 224, 226 connected via a multiplexer 232 to one input of a partial correlator module 236, by a flexible rake receiver architecture.
フレキシブルレイク受信機アーキテクチャは、マルチプレクサ２３２を介して部分相関器モジュール２３６の１つの入力に接続された、少なくとも２つのプログラマブル拡散シーケンスブロック２２４，２２６を含むレイク受信機処理システム２００を提供する。 - 特許庁 - To provide a method for predicting and eliminating an OTP (on time programmable) memory of a high write-failure rate, a method for setting a voltage which is optimal for writing on a memory element, and an OTP memory to which the methods are applicable.
書き込み不良率の高いＯＴＰメモリを予測し排除する方法、またメモリ素子の書き込みに最適な電圧を設定する方法、そしてそれらの方法を適用しうるＯＴＰメモリを提供することを課題とする。 - 特許庁 - A second memory 23 inside a programmable controller 1 connected with a setting display device 1 is provided with a working area 23a for sequence control and a saving area 23b for storing a screen program or sequence program for rewrite preparation.
設定表示装置１と接続されるプログラマブルコントローラ１内の第二メモリ２３には、シーケンス制御用実動領域２３ａと画面プログラム又は書替準備用シーケンスプログラムが格納される保存領域２３ｂが設けられる。 - 特許庁 - The programmable logic unit includes: a plurality of logic elements provided with input/output leads; mutual connection lines for mutually connecting the logic elements; a first connection means for connecting the input/output leads to the mutual connection lines by a first control signal; and a second programmable connection means for mutually connecting the mutual connection lines by a second control signal.
入出力リードを備えた複数個の論理素子、該論理素子間を相互に接続する相互接続線、前記入出力リードを前記相互接続線に第１制御信号によって接続させる第１接続手段と、前記相互接続線を互いに第２制御信号によって接続させるプログラム可能な第２接続手段とを備えたプログラム可能論理装置において、前記第１制御信号及び／又は第２制御信号がアナログ多値信号であることを特徴とするプログラム可能論理装置。 - 特許庁 - To provide a simulation analysis system, an accelerator device and an emulator device, allowing easy comparison of verification results of a verified circuit by a programmable device and a CAD simulator, and capable of reducing a time required for cause specification of an operation fault.
プログラマブルデバイス及びＣＡＤシミュレータによる被検証回路の検証結果の比較が容易であり、動作不良の原因特定に要する時間を短縮することができるシミュレーション解析システム、アクセラレータ装置及びエミュレータ装置を提供する。 - 特許庁 - User management information 1 for authenticating a user is separated from access control information 2 for controlling access to files in the programmable controller, and user authentication and control of access to the files are separated into two steps to reduce the load on the system.
ユーザを認証するためのユーザ管理情報１とプログラマブルコントローラ内のファイルへのアクセスを制御するためのアクセス制御情報２とを分離し、ユーザの認証とファイルへのアクセスの制御を２段階に分けることで、システムにかかる負荷を軽減する。 - 特許庁 - The switch reference table is data to be referred in carrying out a display change program, and which associates output operation assigned to a switch displayed on a programmable display and an operation condition of permitting carrying out of the output operation.
スイッチ参照テーブルは、表示変更プログラムの実行時に参照されるデータであり、プログラマブル表示器に表示されるスイッチ等に割り当てられる出力動作や出力動作の実行を許可する動作条件とが対応付けられている。 - 特許庁 - To provide the input/output monitor device of a programmable logic controller operating with physical input/output and logical input/output for simplifying the check of the input/output while being interlocked with display positions at the time of executing display switching from physical to logical and vice versa.
物理入出力及び論理入出力を有して動作するプログラマブルロジックコントローラの入出力モニタ装置において、物理→論理、論理→物理の表示切替時に表示位置を連動させて入出力のチェックを容易にする。 - 特許庁 - A pulse signal and the delay setting code increased or decreased by one synchronously with the pulse signal are inputted continuously into a programmable delay circuit to be evaluated, and a period jitter of an output pulse at that time is measured, and the differential nonlinearity is evaluated.
評価するプログラム遅延回路にパルス信号と、このパルス信号に同期して１増加または減少する遅延設定コードを連続して入力し、このときの出力パルスの周期ジッタを測定して、微分非直線性を評価するようにした。 - 特許庁 - It is detected by the shoplift preventing machine whether a person detected by an infrared sensor has a sensitive tag corresponding to the shoplift preventing machine or not, and the logic judgment is reversed by a programmable controller, whereby a person having no sensitive tag is sensed.
赤外線センサーに検出した人物を万引き防止機に対応した感知タグを持っているか否かを万引き防止機で感知してプログラマブルコントローラーによりその論理判断を逆転させことにより、感知タグを持っていない人物を感知する。 - 特許庁 - The plant to be controlled is decomposed into plural elements and response signals when each element is operated are stored in a storage part 31 for every element by the programmable controller to transfer a signal for sequence control for the plant to be controlled.
制御対象プラントに対するシーケンス制御のための信号授受を行うプログラマブルコントローラにおいて、制御対象プラントを複数のエレメントに分解すると共に各エレメントを動作させたときの応動信号をエレメント毎に記憶部３１に記憶する。 - 特許庁 - The crossbar circuit has an array of data input routes 12 and data output routes 50, and at each intersection, a crossbar cell 20 including a configuration storage circuit programmable to store a routing value, a transmission circuit, and an arbitration circuit is provided.
クロスバー回路はデータ入力経路１２およびデータ出力経路５０のアレイを有し、各交差点にはルーティング値を記憶するようにプログラム可能な構成記憶回路と、伝送回路と、アービトレーション回路とを備えるクロスバーセル２０が提供される。 - 特許庁 - A timing control circuit 440 is coupled to a gate driving circuit 410, a source driving circuit 420, and the programmable voltage generator 430 for controlling the timing of the submission of video data between the gate driving circuit 410 and the source driving circuit 420.
タイミング制御回路４４０は、ゲート駆動回路４１０、ソース駆動回路４２０及びプログラム可能電圧生成器４３０に接続されおり、ゲート駆動回路４１０及びソース駆動回路４２０の間のビデオデータの提示のタイミングを制御する。 - 特許庁 - The circuit control part 4 reads data that the top page of the module address storage part 3 stores, and according to the data either performs reading of the module, reconfiguring of a programmable logic circuit 1, and reading of data on the next page, or makes a jump.
回路制御部４は、モジュールアドレス記憶部３の最上位ページが格納するデータを読み込み、このデータに従って、モジュールの読み込み・プログラマブル論理回路１の再構成・次のページのデータの読み込みを行い、あるいはジャンプを行う。 - 特許庁 - To provide a safety protection instrumentation system and a method for handling it which can prevent errors caused by static logic faults and the timing of signal processing in the safety protection instrumentation system for a reactor using hardware logic such as a field programmable gate array (FPGA).
ＦＰＧＡなどのハードウエアロジックを用いた原子炉の安全保護計装システムにおける、スタティックな論理誤りや信号処理のタイミングに起因するエラーを防止することが可能な安全保護計装システムおよびその取扱方法を提供する。 - 特許庁 - To provide a programmable logic controller having a function of connecting a plurality of field buses to each channel, which is operable without correcting any sequence program even when the constitution of an input and output unit is changed.
複数のフィールドバスをそれぞれのチャンネルに接続する機能を有するプログラマブル・ロジック・コントローラにおいて、入出力ユニットの構成を変更してもシーケンスプログラムを修正することなく、動作することが可能なプログラマブル・ロジック・コントローラを提供する。 - 特許庁 - While a Hi-level FPGA (Field Programmable Gate Array) initialization complete signal output by an FPGA initialization circuit 134 is supplied to a CPU 121, a Low-level FPGA initialization complete signal is supplied to a reset part 126 as a watchdog invalidation signal.
ＦＰＧＡ初期化回路１３４から出力されるＨｉレベルのＦＰＧＡ初期化完了信号をＣＰＵ１２１に与える一方、ＬｏｗレベルのＦＰＧＡ初期化完了信号をウオッチドッグ無効信号としてリセット部１２６に与える。 - 特許庁 - A controller 7 decides whether or not the configuration is terminated normally, base on an output result from the first test circuit, and when a decision is made such that the configuration is terminated normally, a processing of starting access to the programmable device 3 is carried out.
制御部７は、第１のテスト回路の出力結果から、コンフィギュレーションが正常に終了したか否かを判定し、当該コンフィギュレーションが正常に終了したと判定した場合に、プログラマブルデバイス３へのアクセスを開始する処理を行う。 - 特許庁
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