「programmable」を含む例文一覧(3485)
＜前へ 1 2 .... 57 58 59 60 61 62 63 64 65 .... 69 70 次へ＞- The programmable indicator 100 includes the case body 110, a rectangular operation region 140 is installed at a surface of the upper part cabinet 120, and a graphic display screen 143 is arranged at the center of the operation region 140.
このプログラマブル表示器１００は、ケース本体１１０を備え、上部筐体１２０の表面には、矩形の操作領域１４０が設けられ、この操作領域１４０の中央に、グラフィック表示画面１４３が配置されている。 - 特許庁 - When expansion units are mounted to the body 2 of a programmable display 1 in the order of expansion units 3 to 4, the control part 21 of the body 2 can access the control parts 31, 41 of the expansion units 3, 4 through a bus 11.
プログラマブル表示器１の本体２に拡張ユニット３・４の順で拡張ユニットが装着されると、本体２の制御部２１は、バス１１によって各拡張ユニット３・４の制御部３１・４１へアクセス可能になる。 - 特許庁 - To provide a programmable controller system and its application start method for achieving the synchronization of the start of an application program in an application operation status and the synchronization of a shift from an application stop status to the application operation status.
アプリケーション運転状態におけるアプリケーションプログラムの起動の同期化、およびアプリケーション停止状態から運転状態への移行の同期化を図ることができるプログラマブルコントローラシステムおよびそのアプリケーション起動方法を提供する。 - 特許庁 - The digital filter may be realized by using a programmable logic device such as a digital signal processor 75 or by using exclusive logic circuits including adders 44, 48, 50, 54, 58, 62, 66, 70, 72 and shifters 46, 52, 56, 60, 64.
ディジタルフィルタは、ディジタル信号プロセッサ（７５）などのプログラム可能な論理デバイスにより、または加算器（４４、４８、５０、５４、５８、６２、６６、７０、７２）とシフタ（４６、５２、５６、６０、６４）を含む専用の論理により実現してよい。 - 特許庁 - To solve the problem of a programming tool for creating ladder programs for a conventional programmable controller, in which a start condition is known only when specifying it and not always known in the ladder programs using a master control, and it is not possible to make the ladder programs in the master control switched to be displayed and not displayed.
従来のプログラマブルコントローラのラダープログラムを作成するプログラミングツールにおいて、マスターコントロールを使用したラダープログラムで、指定した時のみ起動条件が分かるようになっており常時分かるようにはなっていない。 - 特許庁 - To provide a programmable controller capable of restoring definition/declaration information on an array or structure when a sequence program is converted from a machine code format to a format used during generation and modification by a user.
シーケンスプログラムをマシンコード形式からユーザによる作成・変更時に用いられる形式に変換する場合に、その配列または構造体の定義・宣言情報を復元することを可能としたプログラマブルコントローラを提供することである。 - 特許庁 - In the programmable control circuit, series of equipment operating functions are made into plural instructions, simultaneously written in an instruction register and automatically switched, so that an operating mode or speed change and synchronizing operation can be performed without interposing a CPU in the middle.
プログラマブル制御回路において、一連の機器動作機能を複数の命令にして一度に命令レジスタに書き込み、自動的に切り替えていくことで、ＣＰＵの途中介在無しで、動作モードやスピード変更、同期動作を行う。 - 特許庁 - In this programmable display device 3, a plurality of kinds of protocol information corresponding to data input means 7 to be connected to the device 3 are preliminarily prepared, and it is made possible to select and change the plurality of kinds of protocol information in accordance with the data input means 7 which are actually connected to the device 3.
接続されるデータ入力手段７に対応したプロトコル情報を予め複数種類用意し、それを実際に接続するデータ入力手段７に応じて選択変更することを可能とする。 - 特許庁 - To easily confirm and check upper/lower limit deviation in using partial range data format variable in a program creation method for a programmable controller converting a function described by a source program into an objective program by a compiler.
ソースプログラムで記述されるファンクションをコンパイラで目的プログラムに変換するプログラマブルコントローラのプログラム作成方式において、部分範囲データ形変数の使用に際して上下限逸脱発生をチェックおよび確認を容易にする。 - 特許庁 - This semiconductor integrated circuit incorporates a CPU 102, a ROM 101 and a FPGA 103 as a programmable logic circuit, and a ROM program modification circuit 103a that is a circuit for the partial modification of the program in the ROM is constructed in the FPGA.
ＣＰＵ１０２とＲＯＭ１０１とプログラマブル論理回路としてのＦＰＧＡ１０３を内蔵し、ＦＰＧＡ内にＲＯＭ内のプログラムを部分的に修正する回路であるＲＯＭプログラム修正回路１０３ａを構築する。 - 特許庁 - To provide a programmable logic controller capable of displaying messages on an optional apparatus connected to a network and changing a message transmitting condition, the contents of the messages and transmission destination by flexible and less labor.
ネットワークに接続されている任意の機器にメッセージを表示させることができ、しかも、メッセージの送信条件やメッセージの内容および送信先を柔軟かつ少ない手間で変更可能なプログラマブル・ロジック・コントローラを実現する。 - 特許庁 - This sequence control device comprises a programmable controller PLC allowing reading/writing of variable values through an external, a data communicator, and a management computer for controlling the PLC with the reading/writing of the variable values.
シーケンス制御装置は、外部から変数値の読み出しおよび書き込みが可能なプログラマブルコントローラＰＬＣ、データ通信装置、変数値の読み出しおよび書き込みを行うことによってＰＬＣを制御する管理コンピュータとを備える。 - 特許庁 - In the system, programmable counters 51 to 54 are provided and the difference with a timing, when signal is transmitted from a processing unit 10m on a master side to a processing unit 10s1 on a slave side can be adjusted by setting the signals for each processing unit.
プログラマブルなカウンタ５１〜５４を設けて、マスタ側の処理ユニット１０ｍからスレーブ側の処理ユニット１０ｓ１までの信号伝達時のタイミングの差を、信号を伝達する処理ユニット毎に設定して調整できるようにする。 - 特許庁 - This ASIC with a circuit function determined is provided with a programmable and changeable block 15A, and selectors 18a to 18d and 18A control an input signal to replace an optional subblock and the changeable block 15A.
回路の機能が確定しているＡＳＩＣにプログラム可能な変更可能ブロック１５Ａを設け、セレクタ１８ａ〜１８ｄ、１８Ａにより、入力信号を制御して、ＡＳＩＣ内の任意のサブブロックと変更可能ブロック１５Ａを置き換える。 - 特許庁 - The priority order scheduler is arranged programmable in advance so that the priority order is allocated in the direction of maximizing the bus use efficiency upon classifying the request signals by bus types to be used according to the request signal.
優先順位スケジューラは、要求信号が使用を要求するバスの種類によって要求信号を分類した後、バスの使用効率を極大化させる方向に優先順位が割り当てられるように予めプログラムが可能である。 - 特許庁 - Thereby, when displaying the television broadcast, a bandwidth-guaranteed MAC-layer processing circuit 42a is formed on the programmable logic IC, while when displaying the desktop screen, a best-effort MAC-layer processing circuit 42b is formed.
これにより、テレビジョン放送を表示するときには、帯域保証型のＭＡＣ層処理回路４２ａがプログラマブルロジックＩＣに形成され、デスクトップ画面を表示するときには、ベストエフォート型のＭＡＣ層処理回路４２ｂが形成される。 - 特許庁 - A programmable circuit receives configuration data from an external source, stores the firmware into a memory, and then downloads the firmware from the memory, thereby eliminating the need for manually reprogramming the configuration memory such as a computing machine.
プログラマブル回路は、外部ソースからコンフィギュレーション・データを受信し、ファームウェアをメモリに記憶してから、そのメモリからそのファームウェアをダウンロードすることで、計算マシン等のコンフィギュレーション・メモリをマニュアルで再プログラムする必要性をなくす。 - 特許庁 - A programmable controller (PLC) 5 directs to elevate a lower die 11 to press the material 12 to be molded with the lower die 11 and an upper die 8 and to control the thickness to a set thickness which is thicker than a thickness required as the optical device.
ＰＬＣ５は下型１１を上昇させて下型１１と上型８とでこの被成形素材１２を加圧し、その肉厚を光学素子として所望されている肉厚よりも厚い肉厚である設定肉厚とする。 - 特許庁 - This processor has the SIMD type operation processing means 301 and the auxiliary operation processing means 311 that is different from the SIMD type operation processing means 301, and the auxiliary operation processing means 311 is composed of a programmable operation processing means.
ＳＩＭＤ型演算処理手段３０１と、ＳＩＭＤ型演算処理手段３０１とは別の補助演算処理手段３１１を有し、補助演算処理手段３１１をプログラマブルな演算処理手段で構成する。 - 特許庁 - To provide a control host computer updating the control program of a programmable logic controller(PLC) without switching connection although conventional control program generation software which can be outputted only to a serial port can be used.
シリアルポートのみに出力可能な従来の制御プログラム作成ソフトを流用できるにも拘わらず、接続を切り換えずに、プログラマブル・ロジック・コントローラ（ＰＬＣ）の制御プログラムを更新可能な制御用ホストコンピュータを実現する。 - 特許庁 - When complex data I and Q outputted from a reconfigurable circuit 12 are matched with a fixed multiplexing condition in FPGA (field programmable gate array), a multiplexing circuit 241 multiplexes and stores the corresponding data I and Q in a memory 20.
ＦＰＧＡにおいて、リコンフィギュラブル回路１２から出力される複素データＩとＱとが、一定の多重化条件に合致する場合には、多重化回路２４１は、対応するデータＩとＱを多重化してメモリ２０に格納する。 - 特許庁 - To provide a programmable controller, and its programming tool needing no changes of an execution program, and requiring only a short control stoppage time following a change of a constant even when there is a change of the constant in the program by online editing.
オンラインエディットによるプログラム中の定数変更が発生しても、実行プログラムを変更する必要がなく、定数の変更に伴う制御停止時間が短くて済むプログラマブルコントローラ及びそのプログラミングツールを実現する。 - 特許庁 - This unit is composed of a spindle motor, a frequency detecting means, a 1st motor control means, a 2nd motor control means including a computing element, a serial communication device and a programmable DA converter, a system controller, a switching means, and a motor driving means.
スピンドルモータ、周波数検出手段、第一のモータ制御手段、演算器およびシリアル通信器およびプログラマブルDAコンバータを含む第二のモータ制御手段、システムコントローラ、スイッチング手段、モータ駆動手段とで構成される。 - 特許庁 - The data converter is provided with a programmable controller, at least two endian converters for performing data format conversion operation in response to a control signal outputted from the controller, and a protocol conversion circuit for converting a protocol.
プログラム可能なコントローラ、コントローラから出力される制御信号に応答してデータのフォーマット変換動作を行う少なくとも２つのエンディアン変換器、及びプロトコルを変換するプロトコル変換回路を備えるデータ変換装置。 - 特許庁 - Plural inverters 1 are connected to a programmable display 2 spread as an operation type display for FA, various kinds of settings for the inverters 1, monitoring of an operation condition of the inverters 1 and the like are conducted by the display 2.
ＦＡ用の操作型表示装置として普及しているプログラマブル表示器２に複数のインバータ１を接続し、プログラマブル表示器２でインバータ１に対する各種の設定やインバータ１の運転状態のモニタなどを行う。 - 特許庁 - To provide a device for designing a filter that is rendered on a programmable circuit device capable of realizing at least one filter design by wiring at least one filter component together.
少なくとも１つのフィルタ構成要素を一緒に配線することにより少なくとも１つのフィルタ設計を実現することができるプログラム可能な回路デバイス上でレンダリングされるフィルタを設計するための装置を提供すること。 - 特許庁 - A target device debugger 18 outputs an access request to a debug interface 6 within the simulation codes 2 to recover target resource information that indicates the state of a target programmable device which is modeled in execution of the target program codes.
ターゲットデバイスデバッガ１８は、そのターゲットプログラムコードの実行においてモデル化されたターゲットプログラマブルデバイスの状態を示すターゲットリソース情報を回復するために、シミュレーションコード２内のデバッグインタフェース６にアクセス要求を出力する。 - 特許庁 - To provide a programmable logic device for updating a function by neither making a configuration redundant nor interrupting the operation of a device, and for reducing the cost for the portion of redundancy and power consumption, and also to provide a card and a transmission apparatus.
冗長構成とすることなく、デバイスの運用を中断せずに機能の更新が可能となると共に、冗長分のコスト及び消費電力を削減できるプログラマブルロジックデバイス、カード及び伝送装置を提供する。 - 特許庁 - When specific signal processing data are not written in EEPROM (Electrically Erasable Programmable Read-Only Memory) 57 in the initial setting of the data, the reference initial data corresponding to ON/OFF states of the initial setting switches S1 and S2 are written in the EEPROM 57.
データの初期設定時において特定の信号処理データがＥＥＰＲＯＭ５７に書き込まれていない場合、初期設定スイッチＳ１、Ｓ２のＯＮ／ＯＦＦ状態に対応する標準初期データをＥＥＰＲＯＭ５７に書き込む。 - 特許庁 - To provide an information processor and an information processing system corresponding to one-operation keys and having programmable functions for controlling a control computer(CC) by extending a CC controlling range based on conventional technology and making it possible to variously control the CC.
従来の技術による制御コンピュータコントロール範囲を拡張し、制御コンピュータの様々なコントロールを可能とし、又その制御コンピュータコントロール機能をプログラマブルとするワンタッチキー対応情報処理装置およびシステムである。 - 特許庁 - In this case, after circuit design (S101), verification (S102) such as static timing analysis (STA) is performed, and the place and the number of programmable delay circuits to be inserted into the digital system are limited (S103) based on the result of the STA.
この際に、回路設計後（Ｓ１０１）に静的タイミング解析（ＳＴＡ）などの検証（Ｓ１０２）を行い、このＳＴＡの結果に基づいて、ディジタルシステム内に挿入するプログラマブル遅延回路の場所および数を限定する（Ｓ１０３）。 - 特許庁 - In controlling the data equivalence of a programmable controller having a plurality of CPU modules 5, a control part 52 of a CPU module 5a (or 5b) notifies a task arithmetic part 51 of the CPU module 5a (or 5b) of an execution instruction of an object task.
ＣＰＵモジュール５を複数有するプログラマブルコントローラのデータ等価の制御にあたり、ＣＰＵモジュール５ａ（または５ｂ）の制御部５２が対象タスクの実行命令をＣＰＵモジュール５ａ（または５ｂ）のタスク演算部５１に通知する。 - 特許庁 - To provide a rake receiver processing system 200 including at least two programmable spread sequence blocks 224, 226 connected via a multiplexer 232 to one input of a partial correlator module 236, by a flexible rake receiver architecture.
フレキシブルレイク受信機アーキテクチャは、マルチプレクサ２３２を介して部分相関器モジュール２３６の１つの入力に接続された、少なくとも２つのプログラマブル拡散シーケンスブロック２２４，２２６を含むレイク受信機処理システム２００を提供する。 - 特許庁 - To provide a method for predicting and eliminating an OTP (on time programmable) memory of a high write-failure rate, a method for setting a voltage which is optimal for writing on a memory element, and an OTP memory to which the methods are applicable.
書き込み不良率の高いＯＴＰメモリを予測し排除する方法、またメモリ素子の書き込みに最適な電圧を設定する方法、そしてそれらの方法を適用しうるＯＴＰメモリを提供することを課題とする。 - 特許庁 - A second memory 23 inside a programmable controller 1 connected with a setting display device 1 is provided with a working area 23a for sequence control and a saving area 23b for storing a screen program or sequence program for rewrite preparation.
設定表示装置１と接続されるプログラマブルコントローラ１内の第二メモリ２３には、シーケンス制御用実動領域２３ａと画面プログラム又は書替準備用シーケンスプログラムが格納される保存領域２３ｂが設けられる。 - 特許庁 - The programmable logic unit includes: a plurality of logic elements provided with input/output leads; mutual connection lines for mutually connecting the logic elements; a first connection means for connecting the input/output leads to the mutual connection lines by a first control signal; and a second programmable connection means for mutually connecting the mutual connection lines by a second control signal.
入出力リードを備えた複数個の論理素子、該論理素子間を相互に接続する相互接続線、前記入出力リードを前記相互接続線に第１制御信号によって接続させる第１接続手段と、前記相互接続線を互いに第２制御信号によって接続させるプログラム可能な第２接続手段とを備えたプログラム可能論理装置において、前記第１制御信号及び／又は第２制御信号がアナログ多値信号であることを特徴とするプログラム可能論理装置。 - 特許庁 - To provide an interface processing method for a programmable controller and a controller using the same, where even if an operation of a function unit terminated within one scan, a CPU unit can detect that the function unit has terminated through the operation.
機能ユニットの動作が１スキャン動作以内で終了してもＣＰＵユニットで機能ユニットが動作を経て終了したことを検出することができるプログラマブルコントローラのインターフェース処理方法及びプログラマブルコントローラを提供することにある。 - 特許庁 - Preferably, the ladder program has a program element used for the voice reproduction control in the voice reproduction controller part 26, and the programmable controller part 25 executes the program element to make the voice reproduction controller part 26 execute the voice reproduction.
好ましくはラダープログラムは、音声再生コントローラ部２６における音声再生制御に用いるプログラム要素を有し、プログラマブルコントローラ部２５は、上記プログラム要素を実行して音声再生コントローラ部２６に対して音声再生を実行させる。 - 特許庁 - To provide a reference voltage circuit not to make a change in a reference voltage signal VREF to be supplied to a power source block exert a counter effect upon an operation of a programmable frequency divider block without having to use individual pins controlling a plurality of switching transistors.
複数のスイッチングトランジスタを制御する個別のピンが必要でなく、電圧源ブロックに供給されるＶＲＥＦにおける変化がプログラマブル分周器ブロックの動作に逆効果を及ぼすことのないような基準電圧回路を提供する。 - 特許庁 - This semiconductor integrated device has a programmable decoder 12 decoding display information for lighting respective segments of an LCD 5 corresponding to the segment allocation of the LCD 5 which is to be connected to decoder and an LCD driving circuit 4 driving the LCD 5 based on the output of the decoder 12.
接続されるＬＣＤのセグメント割付に対応して、ＬＣＤの各セグメントを点灯させるための表示情報をデコードするプログラマブル・デコーダと、プログラマブル・デコーダの出力に基づいてＬＣＤを駆動するＬＣＤ駆動回路とを有する。 - 特許庁 - This system includes a programmable logic controller(PLC) (16), a local server (22) for exchanging communication with the PLC, an Internet service provider(ISP) server (28) for exchanging communication with the local server by using the Internet, and a wireless user communication device for exchanging communication with the ISP server.
このシステムは、プログラマブルロジックコントローラ（ＰＬＣ）（１６）と、ＰＬＣと通信するローカルサーバ（２２）と、インターネットを使ってローカルサーバと通信するインターネットサービスプロバイダ（ＩＳＰ）サーバ（２８）と、ＩＳＰサーバと通信する無線式ユーザ通信デバイスを含む。 - 特許庁 - A field-programmable gate array (FPGA) may include data receiver and/or transmitter circuitry that is adapted to receive and/or transmit data at any frequency(ies) or data rate(s) in a wide range of possible frequencies or data rates.
ＦＰＧＡは、広範囲な可能性ある周波数またはデータ転送速度における任意の周波数またはデータ転送速度で、データを受信および／または送信するように改造されたデータ受信機および／または送信機回路網を含み得る。 - 特許庁 - A controller 7 decides whether or not the configuration is terminated normally, base on an output result from the first test circuit, and when a decision is made such that the configuration is terminated normally, a processing of starting access to the programmable device 3 is carried out.
制御部７は、第１のテスト回路の出力結果から、コンフィギュレーションが正常に終了したか否かを判定し、当該コンフィギュレーションが正常に終了したと判定した場合に、プログラマブルデバイス３へのアクセスを開始する処理を行う。 - 特許庁 - To provide a logic module which can be generalized to match the circuitry of a verification subject logic easily, and can sharply reduce the man-hours and the cost required for programming the verification subject logic to a plurality of programmable logic elements.
論理モジュールを汎用化し、検証対象論理の回路構成に容易に合わせることができ、検証対象論理をプログラム可能な複数の論理素子にプログラムする工数と作成費用を大幅に低減することができる論理モジュールを提供する。 - 特許庁 - To provide a simulation analysis system, an accelerator device and an emulator device, allowing easy comparison of verification results of a verified circuit by a programmable device and a CAD simulator, and capable of reducing a time required for cause specification of an operation fault.
プログラマブルデバイス及びＣＡＤシミュレータによる被検証回路の検証結果の比較が容易であり、動作不良の原因特定に要する時間を短縮することができるシミュレーション解析システム、アクセラレータ装置及びエミュレータ装置を提供する。 - 特許庁 - User management information 1 for authenticating a user is separated from access control information 2 for controlling access to files in the programmable controller, and user authentication and control of access to the files are separated into two steps to reduce the load on the system.
ユーザを認証するためのユーザ管理情報１とプログラマブルコントローラ内のファイルへのアクセスを制御するためのアクセス制御情報２とを分離し、ユーザの認証とファイルへのアクセスの制御を２段階に分けることで、システムにかかる負荷を軽減する。 - 特許庁 - A reconfigurable address conversion part 80 capable of reconfiguring and newly generating an address for specifying bit data corresponding to each bit position of a physical memory or an I/O memory to the program performance device such as a programmable controller 10 is provided.
プログラマブルコントローラ１０等のプログラム実行装置に、物理メモリまたはＩ／Ｏメモリ上の各ビット位置を対応付けたビットデータを特定するためのアドレスを再構成して新たに生成することが可能な再構成可能アドレス変換部８０を備える。 - 特許庁 - This programmable controller 1 is provided with a memory 3 for storing a program and data; a processor 2 for executing the program stored in the memory 3; and a bus selection circuit 4 for switching the on/off of the connection of the bus signal of the memory 3 and the processor 2.
プログラムおよびデータを格納するメモリ３と、メモリ３に格納されたプログラムを実行するプロセッサ２とを備えたプログラマブルコントローラ１において、メモリ３とプロセッサ２のバス信号の接続のオン／オフを切り替えるバス選択回路４を備える。 - 特許庁 - When the system-B PLC 20B is switched from inactive to active, the programmable display device 10 determines that the active PLCs are switched and the display operation part rewrites the area code of the reference destination (0 to 1) to continue to monitor and operate only the active PLC.
Ｂ系ＰＬＣ２０Ｂが待機系から稼動系に切り替わったときに、プログラマブル表示器１０が稼動系のＰＬＣが切り替わったと判断し、表示操作部品が参照先の局番を書き替え（０→１）、稼動系のみの監視操作を続行する。 - 特許庁 - The programmable controller 1 includes a first storage part 3 for storing all the header and data parts of communication packets transmitted via a communication part 2, and an analysis part 4 for analyzing the data in the storage part 3 to investigate the cause of a failure.
プログラマブルコントローラ１は、通信部２を介して送受信される通信パケットのヘッダ部とデータ部とのすべてを保存する第一の記憶部３と異常発生時にその記憶部３のデータを解析して原因を究明する解析部４を有する。 - 特許庁
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