「reference clock」を含む例文一覧(1830)
＜前へ 1 2 .... 5 6 7 8 9 10 11 12 13 .... 36 37 次へ＞- A clock controller 53 outputs a reference clock signal REFCLK from a reference clock signal generation circuit 3 to the PHY circuit 52 in an L0 state, and meanwhile, controls a switch SW to output a clock signal CL2 from a generation circuit 54 to the PHY circuit 52 in the L1 state and stops the operation of the reference clock signal generation circuit 3.
クロックコントローラ５３は、Ｌ０ステートにおいて基準クロック信号発生回路３からの基準クロック信号ＲＥＦＣＬＫをＰＨＹ回路５２に出力する一方、Ｌ１ステートにおいて発振回路５４からのクロック信号ＣＬ２をＰＨＹ回路５２に出力するようにスイッチＳＷを制御するとともに基準クロック信号発生回路３の動作を停止する。 - 特許庁 - The communication device 1 further includes a physical layer 4 that performs wireless communication and generates a second reference clock signal S2, and a timer correcting part 3b that corrects an error in the clocking in the super frame timer on the basis of the first reference clock signal S1 generated by the reference clock generator 2 and the second reference clock signal S2 generated by the physical layer 4.
さらに、通信装置１は、無線通信を行うと共に、第２基準クロック信号Ｓ２を生成する物理層部４と、基準クロック生成部２により生成された第１基準クロック信号Ｓ１と、物理層部４により生成された第２基準クロック信号Ｓ２と、に基づいて、スーパーフレームタイマ部３ａの計時における誤差を補正するタイマ補正部３ｂと、を備える。 - 特許庁 - When the phase difference of a reference clock signal and the frequency divided clock signal is settled within a prescribed range, the phase detector 20 sets this frequency dividing ratio at a fixed value but in the other case, the frequency dividing ratio is variably controlled and the frequency divided clock signal is synchronized with the reference clock signal.
位相検出器２０は、基準クロック信号と分周クロック信号との位相差が所定の範囲内にある場合にはこの分周比を固定値に設定し、それ以外の場合には分周比を可変に制御して基準クロック信号に分周クロック信号を同期させる。 - 特許庁 - In this transmission device, a first parallel data signal of N bits (N is a natural number) is subjected to parallel/serial conversion with a first conversion clock obtained by subjecting a reference clock to N multiplication, and a second parallel data signal of N×K (K is a natural number) bits is subjected to parallel/serial conversion with a second conversion clock obtained by subjecting the reference clock to N×K multiplication.
Ｎ（Ｎは自然数）ビットの第１のパラレルデータ信号を、基準クロックをＮ逓倍した第１変換クロックでパラレル／シリアル変換を行い、Ｎ×Ｋ（Ｋは自然数）ビットの第２のパラレルデータ信号を、基準クロックをＮ×Ｋ逓倍した第２変換クロックでパラレル／シリアル変換を行う。 - 特許庁 - A first clock signal CK1 outputted from the first programmable frequency divider 40 is defined as a reference clock signal for generating the stereo composite signal S2, and a second clock signal CK2 outputted from the second programmable frequency divider 42 is defined as a reference clock signal of the PLL circuit.
第１プログラマブル分周器４０から出力される第１クロック信号ＣＫ１を、ステレオコンポジット信号Ｓ２を生成するための基準クロック信号とし、第２プログラマブル分周器４２から出力される第２クロック信号ＣＫ２を、ＰＬＬ回路の基準クロック信号とする。 - 特許庁 - A period counter 4 counts a period of a reference clock signal fs by using a high speed clock signal fr outputted from a ring oscillator 1, and a period counter 24 counts a period of the reference clock signal fs 1/N frequency-divided by using the high speed clock signal fr subjected to 1/N frequency-division.
周期カウンタ４では、基準クロック信号ｆｓの周期をリングオシレータ１より出力される高速クロック信号ｆｒでカウントし、周期カウンタ２４ではＮ分周された基準クロック信号ｆｓの周期をＮ分周した高速クロック信号ｆｒでカウントする。 - 特許庁 - In this integrated circuit device, the variable delay circuit inside the DLL circuit is omitted, instead a first reference clock N2 is generated by frequency-dividing a real clock N1 instead and a second reference clock N5 is generated by frequency-dividing timing signals N4 generated from the variable delay circuit 2 where the real clock passes through.
ＤＬＬ回路内の可変遅延回路を省略し、代わりにリアルクロックＮ１を分周して第１の基準クロックＮ２を生成し、該リアルクロックが通過する可変遅延回路２から生成されるタイミング信号Ｎ４を分周して第２の基準クロックＮ５を生成する。 - 特許庁 - A phase error correction circuit 12 detects a phase difference between a reference clock signal PREF and a multiplied clock signal POUT, and makes correction multiple times in one control cycle to synchronize an output phase of the multiplied clock signal POUR with the reference clock signal PREF depending on the phase difference.
位相誤差補正回路１２は、基準クロック信号ＰＲＥＦと逓倍クロック信号ＰＯＵＴとの位相差を検出し、その位相差に応じて、逓倍クロック信号ＰＯＵＲの出力位相を基準クロック信号ＰＲＥＦに同期させる補正を、１制御周期の間に複数回実行する。 - 特許庁 - When receiving communication data in bit units used in start-stop synchronous serial communication, "a characteristic frequency division value with hardware characteristics taken into account based on a frequency division value calculated from a reference clock" relative to the number of clock cycles of a "counter clock derived from the reference clock by dividing its frequency" is calculated.
調歩同期式のシリアル通信に用いられるビット単位の通信データの受信の際に、「基準クロックを分周したカウンタークロック」のカウンタークロック数に対する、「基準クロックから算出される分周値をもとにハード特性を考慮した特性分周値」を計算する。 - 特許庁 - An optimum clock among a plurality of clocks obtained by delaying the reference clock CLK with various amounts of delay different from one another is supplied to the F/F group 1 just after an input pin in accordance with the amount of delay to the reference clock CLK of the clock EXP-CLK inputted from the LSI of the preceding stage.
前段のＬＳＩから入力されたクロックＥＸＰ−ＣＬＫの基準クロックＣＬＫに対する遅延量に応じて、基準クロックＣＬＫを互いに異なる遅延量で遅延させた複数のクロックのうち最適なクロックが入力ピン直後のＦ／Ｆ群１に供給される。 - 特許庁 - When the amount X of received data stored in a buffer 10 is larger than a reference value B and smaller than a reference value A, a selector 40 gives a reference clock CK0 from a frequency dividing circuit 32 as a clock CK to a D/A converter 50.
バッファ１０に蓄積されている受信データの量Ｘが基準値Ｂより多く基準値Ａよりも少ないときセレクタ４０は、分周回路３２からの基準クロックＣＫ０をクロックＣＫとしてＤ／Ａ変換器５０に与える。 - 特許庁 - For this purpose, a clock generating means 89 generates a clock signal HCK used as the operating reference of the horizontal drive circuit 17, and a clock signal DCK having a pulse wider than the HCK.
この為、クロック生成手段８９は、水平駆動回路１７の動作基準となるクロック信号ＨＣＫと、これに対してパルス幅が長いクロック信号ＤＣＫを生成する。 - 特許庁 - Thereby, clock conversion can be realized by enabling a data stream of an HD-SDI signal by an SDI clock to be converted to a data stream by an OC-192 reference clock.
これにより、ＳＤＩクロックによるＨＤ−ＳＤＩ信号のデータ列をＯＣ−１９２基準クロックによるデータ列に変換することができ、クロック変換を実現することができる。 - 特許庁 - The clock control circuit 16 supplies a first clock signal obtained by frequency-dividing a reference clock signal by a frequency divider 17 to the A/D converter 12 when a broadcasting station is searched for.
クロック制御回路１６は、放送局のサーチ時は、基準クロック信号を分周器１７で分周して得られる第１のクロック信号をＡ／Ｄコンバータ１２に供給する。 - 特許庁 - A transmission rate controller 27 compares time information STC generated by being synchronized with a clock DCLK 12 asynchronous with a clock PCLK 4 used in a disk player 1 with a PCR (program clock reference)28.
伝送レート制御器２７では、ディスク再生装置１で用いられているクロックPCLK４とは非同期の、クロックDCLK１２に同期して生成した時間情報STCとPCR２８との比較を行う。 - 特許庁 - The counter 16 receives a reference clock signal REF, a low frequency clock signal CLKA, obtained by frequency division of the output of a digitally controlled oscillator, and a high frequency clock signal CLKB.
カウンタ１６は、参照クロック信号ＲＥＦと、デジタル制御発振器の出力を分周した低周波クロック信号ＣＬＫＡおよび高周波クロック信号ＣＬＫＢとを受ける。 - 特許庁 - The reference clock or another clock which does not have synchronism relation with the regenerated clock is used to read the FIFO 101to output the reproduced data from the FIFO 101.
該ＦＩＦＯ１０１からの読み出しには、前記再生クロックと同期関係にない前記参照クロック又は別のクロックを使用し、前記ＦＩＦＯ１０１から再生データを出力させる。 - 特許庁 - A reference clock signal CLK of a processor 1 is supplied to phase adjustment parts 10 and 20, which generate a lagging phase clock signal CKD and a leading phase clock signal CKL respectively.
プロセッサ１の基準クロック信号ＣＬＫは位相調整部１０，２０に与えられ、それぞれ位相の遅れたクロック信号ＣＫＤと位相の進んだクロック信号ＣＫＬが生成される。 - 特許庁 - A radio base station 10 is a communication apparatus provided with clock phase synchronization units 12a, 12b for generating a reference clock phase-locked with a clock extracted from a signal received from the outside.
無線基地局１０は、外部から受信した信号から抽出されたクロックに位相同期した基準クロックを生成するクロック位相同期部１２ａ，１２ｂを備えた通信装置である。 - 特許庁 - A phase comparator 120 compares the reference clock with a feedback clock with an output of a present clock generating circuit 100 as an origin, and outputs a control signal for canceling error between those clocks.
位相比較器１２０は、基準クロックと本クロック生成回路１００の出力を起点とする帰還クロックとを比較し、それらの誤差を打ち消すための制御信号を出力する。 - 特許庁 - The external clock signal clkout11 is fed back and inputted to the circuit SMDF11, which generates the internal clock signal dclk11 so that the phase of the signal clkout11 is the same as that of the reference clock signal clkin11.
タイミング制御回路（ＳＭＤＦ１１）には外部クロック信号を帰還して入力し、外部クロック信号と基準クロック信号が同相になるように内部クロック信号を生成する。 - 特許庁 - In this clock signal supplying device, a reference clock signal CLK1 is always supplied to a CPU unit, and an operating clock signal CLK whose frequencies are stabilized is supplied.
クロック信号供給装置では、基準クロック信号ＣＬＫ１をＣＰＵユニットに常に供給すると共に、周波数を安定させた動作クロック信号ＣＬＫを供給する。 - 特許庁 - Further, the transmission line interface panels are provided with a clock extraction circuit 5, an extraction reference clock generation circuit 6, a clock control circuit 7 and a state signal detection circuit 15.
更に、伝送路インターフェース盤については、クロック抽出回路５と、抽出基準クロック生成回路６と、クロック制御回路７と、状態信号検出回路１５とを備えている。 - 特許庁 - A clock multiplying circuit 81 generates a demodulating multiplication clock DMCLK by multiplying a reference clock CLK input from a modulator, and outputs it to a demodulator 82.
クロック逓倍回路８１は、変調装置から入力された基準クロックＣＬＫを逓倍することにより復調用逓倍クロックＤＭＣＬＫを生成して復調回路８２に出力する。 - 特許庁 - To provide a clock alternation preventing device for executing time correction only based on time information provided by a reference clock device in which it is impossible to easily rewrite an incorporated clock.
内蔵の時計を容易に書替えることができない、基準時計装置が提供する時刻情報に基づいてのみ時刻修正を行なう時計改竄防止装置を提供する。 - 特許庁 - The reference data signal pfd_in_en is generated on the basis of a flip-flop 202B-1 in the reference clock stop detection section 202B.
この基準データ信号ｐｆｄ＿ｉｎ＿ｅｎは、基準クロック停止検出部２０２Ｂ内のフリップフロップ２０２Ｂ−１に由来して生成される。 - 特許庁 - To perform desired synchronous control even though the continuity of reference time information (PCR (program clock reference)) or a reproduction time information ( PTS (presentation time stamp)) is interrupted.
基準時刻情報（ＰＣＲ）又は再生時刻情報（ＰＴＳ）の連続性が途切れても所望の同期制御を行うこと。 - 特許庁 - A PLL-A11 receives the reference frequency signal and outputs a first clock signal synchronized with the reference frequency signal.
ＰＬＬ−Ａ１１は、基準周波数信号を入力し、基準周波数信号に同期した第１のクロック信号を出力する。 - 特許庁 - The clock discriminating section 5 receives a reference signal which is oscillated by a reference signal oscillation section 3 and frequency-divided by a frequency divider 4.
また、クロック判定部５には、基準発信部３から発信され、分周器４において分周された基準信号が入力される。 - 特許庁 - The STC counter starts counting reference clocks from a reference clock oscillator 907 by using the set PCR for a start value.
ＳＴＣカウンタは、セットされたＰＣＲ値をスタート値として、基準クロック発振器９０７からの基準クロックのカウント動作を開始する。 - 特許庁 - To correct a clock signal in a portable electronic device on the basis of the reference time of a reference timepiece whose time is corrected by standard waves.
標準電波により時刻補正がなされる基準時計の基準時刻に基づき、携帯型電子機器のクロック信号を補正する。 - 特許庁 - Further, a reference clock frequency is, for example, 14.31818 MHz or 13.5 MHz.
また例えば、基準クロック周波数は１４．３１８１８ＭＨｚあるいは１３．５ＭＨｚである。 - 特許庁 - A PCR extraction means 34 extracts a PCR (Program Clock Reference) from the TS packet containing the PCR.
ＰＣＲ抽出手段３４はＰＣＲを含むＴＳパケットからＰＣＲを抽出する。 - 特許庁 - A wobble PLL 2 generates a reference clock synchronized with the wobble signal to count it with a counter 4.
ウォブルＰＬＬ２はウォブル信号に同期した基準クロックを発生し、カウンタ４でカウントする。 - 特許庁 - In this case, a reference clock of a default frequency of a VCXO 25 is outputted from a PLL circuit 13.
この場合、PLL回路１３からは、VCXO２５のデフォルトの周波数の基準クロックが出力される。 - 特許庁 - IMAGE PROCESSOR FOR PROCESSING INPUT IMAGE SIGNAL BY OPERATING WITH FREQUENCY-SPREAD CLOCK AS REFERENCE
周波数拡散されたクロックを基準に動作し、入力画像信号を処理する画像処理装置 - 特許庁 - To provide a method for transferring a reference clock signal from a central station to a line terminal.
中央局からライン端末に基準クロック信号を移送する方法を提供すること。 - 特許庁 - The master delay synchronization circuit 155 counts a reference clock signal to generate a delay correction signal.
マスタ遅延同期回路１５５は、基準クロック信号をカウントして、遅延補正信号を生成する。 - 特許庁 - Each of the synchronization determining circuits determines whether or not the reference signals and the multiphase clock signals are in synchronization.
各同期判別回路は基準信号と多相クロック信号の同期判別を実行する。 - 特許庁 - Consequently, the clock signals above the specific reference voltage value are selected and outputted.
この構成により、所定の基準電圧値以上のクロック信号が選択され出力される。 - 特許庁 - A voltage-controlled oscillator 6 generates and outputs the in-apparatus reference clock on the basis of the phase difference.
電圧制御発信器６は位相差を基に装置内基準クロックを生成、出力する。 - 特許庁 - The timing reference is updated based on an expectation of a frequency of a clock being recovered.
このタイミング基準は、回復されているクロックの周波数の期待値に基づいて更新される。 - 特許庁 - A black burst generation part 5 outputs a black burst signal 35 on the basis of the reference clock 34.
ブラックバースト発生部５は基準クロック３４をもとにブラックバースト信号３５を出力する。 - 特許庁 - A forward delay array delays output clock signals from the delay monitor circuit sequentially in the forward to generate delay clock signals, and a mirror control circuit detects a delay clock signal synchronized with the reference clock signal from the delay clock signals.
正方向遅延アレイは前記遅延モニタ回路の出力クロック信号を正方向に順次に遅延させて遅延クロック信号を発生し、ミラー制御回路は前記遅延クロック信号のうち、前記基準クロック信号と同期された遅延クロック信号を検出する。 - 特許庁 - A multiphase clock generation circuit 10 generates a multiphase clock having any phase from a plurality of reference clocks having different phases by using phase interpolation.
多相クロック発生回路10は、位相の異なる複数のリファレンスクロックから位相補間を用いて任意位相の多相クロックを生成する。 - 特許庁 - The compensation signal is acquired by superposing a compensation voltage on a predetermined reference voltage in synchronization with a first clock signal or a second clock signal.
補償信号は、所定の基準電圧に、第１クロック信号または第２クロック信号に同期して補償電圧が重畳されたものである。 - 特許庁 - In an STC generator 25, correction clock data STC are generated based on reference clock data STC_S and correction data STC_offset_c corresponding to a display mode.
ＳＴＣ生成部２５において、基準クロックデータＳＴＣ＿Ｓと、表示モードに応じた補正データSTC_offset_cとを基に、補正クロックデータＳＴＣを生成する。 - 特許庁 - A clock recovery circuit for recovering clock signals from one of a plurality of input reference signals, includes an acquisition phase locked loop(PLL) for each input.
複数の入力基準信号の１つからクロック信号を回復するクロック回復回路は各入力に対する収集ＰＬＬを有する。 - 特許庁 - A PWM signal generating circuit 32 generates signals G1, G2 based on a reference clock signal P generated in a clock generating circuit 31.
クロック発生回路３１で発生された基準クロック信号Ｐに基づいて、ＰＷＭ信号発生回路３２は信号Ｇ１，Ｇ２を生成する。 - 特許庁 - A phase comparator 22 generates a second phase difference signal 104, according to the phase of the output clock 107 with respect to a reference clock 102.
位相比較器２２は、基準クロック１０２に対する出力クロック１０７の位相に応じて第２位相差信号１０４を発生する。 - 特許庁
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