「structure memory」を含む例文一覧(1752)
＜前へ 1 2 .... 26 27 28 29 30 31 32 33 34 35 36 次へ＞- To provide a game machine control device permitting connection of a memory board having data bus width different from the data bus width of a controller unit by a simple structure, and a game machine equipped with the game machine control device.
コントローラユニットのデータバス幅と異なるデータバス幅を有するメモリ基板を簡易な構成で接続することができる遊技機用制御装置及び当該遊技機用制御装置を備えた遊技機を提供する。 - 特許庁 - To solve the problem that hardware becomes complicated due to an increase of an image processing part, and that software development becomes complicated due to multiplication of pieces of memory management information when a structure where processing systems are uniformly made parallel is used.
処理系を一様に並列化させた構成を用いた場合に、画像処理部の増加によるハードウエアの複雑化、メモリ管理情報の複数化によるソフト開発の複雑化という問題が生じてしまう。 - 特許庁 - To provide a circuit board that can avoid damage, shortcircuiting and earth fault of a circuit pattern due to a memory card by a simplified structure even if a through hole is made in an attachment area to form the circuit pattern.
簡略化された構成により、装着領域にスルーホールを設けて回路パターンを形成しても、メモリカードによる当該回路パターンの損傷並びに短絡及び地絡を回避することができる回路基板を提供する。 - 特許庁 - Also, the whole volume data are expressed with blocks whose resolutions are fixed without being hierarchically expressed so that the data structure can be simplified, and the data quantity is reduced by using the locality of data in each block so that the memory can be efficiently used.
またボリュームデータ全体を階層表現せずに固定解像度のブロックで表現してデータ構造を簡略化し、かつ各ブロック内のデータの局所性を利用してデータ量を削減してメモリ利用を効率化する。 - 特許庁 - The packaging substrate has a double-layer conductive pattern structure, has signal wiring patterns and power supply wiring patterns 300-307 for connecting the memory device to the data processing device on the first surface, and has a ground pattern on a second surface.
前記実装基板は２層の導電パターン構造を有し、第１面にはメモリデバイスとデータ処理デバイスを接続する信号配線パターンと電源配線パターン（３００〜３０７）を有し、第２面にはグランドパターンを有する。 - 特許庁 - To provide a memory card, having a structure which retains favorable coplanarity with its warpage due to thermal stress suppressed and has enhanced mechanical strength, and in which an IC package bonded to a base card will hardly strip off.
熱ストレスによる反りが抑制されてコプラナリティが良好に維持され、機械的強度も強い構造であって、ベースカードに接着されたＩＣパッケージが剥離し難い構造を有するメモリカードを提供する。 - 特許庁 - A load unit is configured to load the horizontally aligned values in a transposed array, and to store those values as the values vertically aligned in a single column in the second data structure in the memory units for validating individual address designation.
ロードユニットは、水平方向に整列された値を転置された配列でロードでき、個別アドレス指定可能メモリユニットにおける第２データ構造に、単一列内に垂直方向に整列された値として記憶する。 - 特許庁 - Main/sub-bit line structure is premised, clamp voltage is supplied to main bit lines (MB0 to MBm) from voltage supply elements (QPC0 to QPCm) in a period before and after read operation for a nonvolatile memory cell (MC).
主・副ビット線構造を前提とし、不揮発性メモリセル（ＭＣ）に対する読み出し動作の前後の期間において電圧供給素子（ＱＰＣ０〜ＱＰＣｍ）から主ビット線（ＭＢ０〜ＭＢｍ）にクランプ電圧を供給する。 - 特許庁 - To improve data maintenance characteristics of a nonvolatile memory element of variable resistance type, having a laminate structure comprising a lower electrode, metal oxide and an upper electrode by reducing the probability of detrapping of electric charges from interface trap.
下部電極と金属酸化物と上部電極の積層構造を有する可変抵抗型の不揮発性記憶素子において、電荷が界面トラップからデトラップする確率を低減してデータ保持特性の改善を図る。 - 特許庁 - The capacitor CAP has a multilayer structure of a lower electrode 8, a capacitor dielectric film 10, and an upper electrode 11 where the lower electrode 8 serves both as a memory node and the upper electrode 11 as a word line (read word line).
キャパシタＣＡＰが、下部電極８、キャパシタ誘電体膜１０、上部電極１１を積層させた構造を有し、下部電極８が記憶ノードとなり、上部電極１１がワード線（読み出しワード線）を兼用する。 - 特許庁 - The method of manufacturing a flash memory having conductor lines (24) crossing a trench isolation structure (70) comprises forming nitride side walls (125) for protecting a laminate during an SAS etching process.
溝隔離構造（７０）を横断する導電線（２４）を有するフラッシュ・メモリ装置を製造する方法であって、この方法は、ＳＡＳ食刻プロセス中に積層を保護するために窒化物側壁（１２５）を形成することを含む。 - 特許庁 - Accordingly, functions of a memory transistor and a selection transistor are mutually alternately performed by application of a signal, thus achieving an EEPROM device having first and second transistors of substantially the same structure.
従って、信号の印加によってメモリトランジスタと選択トランジスタの機能を互いに交互に行い、実質的に同じ構造を有する第１トランジスタ及び第２トランジスタを有するＥＥＰＲＯＭ装置が具現される。 - 特許庁 - To provide a multiport memory element capable of preventing a first high data error phenomenon in initial operation in a current sensing system global data bus transmission and reception structure without inducing any problems in the transmission of raw data.
本発明は、ローデータ伝送時問題を誘発しないながら、電流センシング方式のグローバルデータバス送受信構造における初期動作時最初ハイデータエラー現象を防止できるマルチポートメモリ素子を提供すること。 - 特許庁 - Information on the structure, attributes, etc., in a robot drive unit 11 of a multi-articulated robot constituting the robot 10 is stored as initial robot data in a memory 12B of a controller 12 in the robot 10.
ロボット１０を構成する多関節型のロボットとしてのロボット駆動部１１の構造及び属性等に関する情報を初期のロボットデータとして当該ロボット１０内のコントローラ１２の記憶部１２Ｂに格納しておく。 - 特許庁 - Because the first and second select gates are self-aligned in a spacer configuration on both sidewalls of the stacked gate structure, it is enabled to decrease the area of the memory cell, thereby improving the degree of integration of the device.
前記第１及び第２選択ゲートがスペーサ形態で前記積層ゲート構造の両側壁に自己整列されるので、メモリセルの大きさを減らすことができるので、素子の集積度を向上させることができる。 - 特許庁 - The memory element has a structure composed of a multi-ferroic solid material 1 and is disposed such that its upper and lower metal electrodes 2 and 2' are applied with the electric field, thereby using electric charge and magnetization induced between the upper and lower metal electrodes 2 and 2'.
メモリ素子において、マルチフェロイック固体材料１からなる構造を有し、上下の金属電極２，２′に電界を印加するように配置し、上下の金属電極２，２′間に誘起される電荷、磁化を利用する。 - 特許庁 - This structure enables program operation or deleting operation at a lower voltage, and can effectively reduce a device size in comparison with the size of a conventional nonvolatile memory device, resulting in a reduced deleting voltage.
これにより、より低い電圧でプログラム又は消去動作が可能であり、従来の不揮発性メモリ素子のサイズに比べて効果的に素子のサイズを縮小させることができ、消去動作電圧を減少させうる。 - 特許庁 - Thus, the ferroelectric information storage system can be achieved as an information storage system of various forms where structure is simple, and a large capacity, its creation and packaging are obtained easily, so that the ferroelectric information storage system is suitable for a nonvolatile memory system.
これにより、構造が簡単であって高容量化とこれの製作及びパッケージ化も容易であって、多様な形態の情報保存装置として実現可能であり、特に不揮発性メモリ装置に適する。 - 特許庁 - A structure of an NOR-type nonvolatile memory having a common-source-line configuration which has floating gates is characterized by that the overlap between its drain and its gate is larger than the overlap between its source and its floating gate.
浮遊ゲートを有する共通ソース線構成のＮＯＲ型不揮発性フラッシュメモリ構造において、メモリセルのドレインとゲートとのオーバーラップが、ソースと前記浮遊ゲートとのオーバーラップよりも大きいことを特徴とする。 - 特許庁 - To provide a magnetic material having: the configuration of a ε-Fe_2O_3 crystal having an excellent response property to temperature; and such a structure as a main phase, and also to provide a magnetic memory using the magnetic material, and a temperature sensor.
温度に対する優れた応答性を有したε−Ｆｅ_２Ｏ_３の結晶の構成ならびにかような構造体を主相とする磁性材料並びにそれを用いた磁気メモリ、及び温度センサの提供。 - 特許庁 - A measuring part 20, a memory part 22 and a control part 24 monitors physical properties of the surface (deposited film surface) of a structure (film) formed on a substrate 36, and based on this monitoring results, a block controls parameters of an apparatus.
測定部２０、記憶部２２及び制御部２４は、基板３６上に形成された構造物（膜）の表面（成膜面）の物理特性をモニタし、このモニタ結果に基づいて、装置のパラメータを制御するブロックである。 - 特許庁 - Control signal lines (210l, 211a, and 211b) having a divided structure for transferring a control signal are disposed in a wiring layer which is parallel with and different from write current lines (BL0 and BL1) for transmitting a write current to memory cells.
メモリセルに書込み電流を伝達する書込電流線（ＢＬ０、ＢＬ１）と平行にかつ異なる配線層に、制御信号を転送する分割構造の制御信号線（２１０ｌ、２１１ａ、２１１ｂ）を配置する。 - 特許庁 - To provide a magnetic recording medium including a structure in which magnetic layers are coupled in a magnetically anti-parallel state without using any rare metal such as Co or Ru, and to provide a perpendicular magnetic recording medium, a magnetic storage device and a magnetic memory cell.
Ｃｏ、Ｒｕなどの希少金属を用いることなく、磁気的に反平行状態で結合した構造を含む磁気記録媒体、垂直磁気記録媒体、磁気記憶装置、磁気メモリセルを提供すること。 - 特許庁 - To provide an optical information recorder being a hologram memory system which operates at a high speed and can be miniaturized, and can provide lower price and higher reliability by using a reflection type spatial light modulation element having a simple structure.
ホログラムメモリシステムである光情報記録装置において、高速で動作し、かつ微細化可能であり、さらに簡単な構造を有する反射型の空間光変調素子を使用して、低コスト化、高信頼化を図る。 - 特許庁 - To provide a technique by which a short circuit of a selection gate electrode and a control gate electrode can be suppressed, and a short circuit failure between both can be reduced in a semiconductor device having a MONOS-type nonvolatile memory cell of a split gate structure.
スプリットゲート構造のＭＯＮＯＳ型不揮発性メモリセルを有する半導体装置において、選択ゲート電極と制御ゲート電極との短絡不良を低減することのできる技術を提供する。 - 特許庁 - Thus, a function for expanding the input interface is attained, and even a memory burn-in device structure with an existing hardware facility enables chip burn-in, and thereby cost is saved on, and a convenient advantages is acquired at high speed.
こうして入力インタフェース拡充の機能を達成し、既存のハードウエア設備を改修せずにメモリバーンイン装置構造でチップバーンインを可能とし、コストを節約し、快速で、便利な長所を具備するようにした。 - 特許庁 - To provide an image forming device without preferably lowering productivity that has been improved by carrying out compaction processing from a plurality of inputting means simultaneously even if it has a memory structure of a small capacity.
小容量のメモリー構成であっても、複数の入力手段からの集約処理を同時に実行することにより向上した生産性をなるべく低下させないような画像形成装置を提供する。 - 特許庁 - By this structure, the shape-memory particles are entwined with one another, whereby a conductor wire having low resistance and a via conductor is formed, to form the wiring board and a multilayered wiring board using it.
この構成によって、形状記憶粒子が互いに絡み合い、低抵抗の導体配線やビア導体を形成することができ、それを用いて配線基板および多層配線基板を形成することができる。 - 特許庁 - As the microcomputer chip 2C is constituted of a multi-port structure equipped with various interfaces with the external unit of the system in addition to the interface with the inside of the system, the number of terminals (pins) is much more than the memory chips 2A, 2B.
マイコンチップ２Ｃは、システム内部とのインターフェイスに加えて、システム外部との各種インターフェイスを備えた多ポート構造で構成されているので、端子（ピン）の数はメモリチップ２Ａ、２Ｂに比べて遥かに多い。 - 特許庁 - To provide a flash memory cell which maintain a threshold voltage uniformly across a channel width even when the charge density of a charge trapping structure across the channel width size is not uniform, and its manufacturing method.
チャネル幅寸法に沿った電荷捕獲構造の電荷密度が一様でない場合でもチャネル幅寸法に沿ってしきい値電圧を一様に維持したフラッシュメモリセルおよびフラッシュメモリセルの製造方法を提供する。 - 特許庁 - The semiconductor memory element is configured so as to include the tunnel insulating film formed on the semiconductor substrate and an HfON type charge storage film containing Bevan cluster type structure crystals formed on the tunnel insulating film.
半導体基板上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成されたBevan cluster 型構造の結晶を含むＨｆＯＮ電荷蓄積膜とを含むようにして半導体記憶素子を構成する。 - 特許庁 - The semiconductor memory device has a structure (61p and 62p, etc.) performing pair annihilation of carriers between a diode semiconductor layer (40p) creating carriers in a diode (PD) and the channel layer (8p) of a transistor.
半導体記憶装置において、ダイオード（ＰＤ）中のキャリアを生成するダイオード半導体層（４０ｐ）と、トランジスタのチャネル層（８ｐ）との間に、当該キャリアを対消滅させる構造（６１ｐと６２ｐ等）を有する。 - 特許庁 - The electric element is constituted by providing: a pair of electrodes; and plural carbon nanotubes which present a three-dimensional network structure arranged between the pair of electrodes, wherein this electric element is utilized as a memory element or the like.
一対の電極と、前記一対の電極間に配置されてなる３次元ネットワーク構造を呈する複数のカーボンナノチューブとを具えるようにして電気素子を構成し、この電気素子をメモリ素子等として利用する。 - 特許庁 - Concerning a way of thinking of syntax definition and memory reference in an S system, this LIR is highly similar to RTL, while the LIR is different from the RTL with respect to the fact that the LIR includes a high order structure and denotational semantic definition.
ＬＩＲは、Ｓ式によるシンタックス定義、メモリ参照の考え方はＲＴＬと同様の部分も多いが、とりわけ、上位構造と表示的意味定義を含むという点でＲＴＬとは相違する。 - 特許庁 - A semiconductor memory device comprises a semiconductor substrate 21 and a gate structure formed on the semiconductor substrate 21 and which comes into contact with a first impurity region 22a and a second impurity region 22b formed on the semiconductor substrate 21, and the gate structure utilizes a metal nitride as a trap site.
半導体基板２１と、半導体基板２１上に形成され、当該半導体基板２１に形成された第１不純物領域２２ａ及び第２不純物領域２２ｂと接触するゲート構造体と、を備える半導体メモリ素子であって、ゲート構造体は、金属窒化物をトラップサイトとして利用している。 - 特許庁 - If video data to be written into a memory 103 and output are progressive video data, an inter-image prediction coding means 106 performs inter-image prediction coding of a frame structure; and if the data are interlaced video data, the means 106 performs prediction coding of a field structure.
メモリ１０３に書き込まれたのち出力される映像データが、プログレッシブの映像データであれば画像間予測符号化手段１０６においてフレーム構造の画像間予測符号化を行い、インターレースの映像データであれば画像間予測符号化手段１０６においてフィールド構造の予測符号化を行う。 - 特許庁 - The shape memory alloy has a composition consisting of, by atom, 15 to 50% In, 5 to 45%, in total, of at least one element selected from the group consisting of Mn, Fe, Cu, Ag and Au, and the balance Pd with inevitable impurities and also has a single-phase structure composed of a bcc ordered structure.
本願発明合金は、Ｉｎを１５〜５０原子％含有し、Ｍｎ、Ｆｅ、Ｃｕ、Ａｇ、Ａｕからなる群から選ばれた少なくとも１種類を合計で５〜４５原子％含有し、残部がＰｄと不可避不純物とからなる組成と、ｂｃｃ規則構造からなる単相組織を有する形状記憶合金とする。 - 特許庁 - This method for manufacturing a semiconductor memory device includes: a step (a) of sequentially laminating a TMR film 5 and a cap layer 6 on base layers 1, 2, 3 and 4; and a step (b) of patterning the TMR film 5 and the cap layer 6 to form a normal laminate structure pattern 13 and a dummy laminate structure pattern 16 thereof.
本発明に係る半導体記憶装置は、（ａ）下地層１，２，３，４上にＴＭＲ膜５、キャップ層６を順に積層する工程と、（ｂ）ＴＭＲ膜５、キャップ層６をパターニングして、それらの正規積層構造パターン１３およびダミー積層構造パターン１６を形成する工程とを備える。 - 特許庁 - In the semiconductor device having an SRAM consisting of a plurality of memory cells 50, path gate transistors Q5, Q6 constituting each memory cell 50 are each a bulk transistor (directly formed on a silicon substrate), and the other transistors Q1-Q4 are each an SOI transistor (formed on an Si layer of an SOI structure partially formed on the silicon substrate).
複数のメモリセル５０からなるＳＲＡＭを有する半導体装置であって、メモリセル５０を構成するパスゲートトランジスタＱ５，Ｑ６は（シリコン基板に直接形成された）バルクトランジスタであり、それ以外のトランジスタＱ１〜Ｑ４は（シリコン基板に部分的に形成されたＳＯＩ構造のＳｉ層に形成された）ＳＯＩトランジスタである。 - 特許庁 - To provide a shape memory alloy structure of which the buckling limit is efficiently increased by functioning the bend-restoring capacity by a simple reinforcement if the bend-restoring capacity cannot be functioned singly by a shaft member since the ratio of the length in the axial direction to the sectional area of the shaft member formed of shape memory alloy is large.
形状記憶合金材からなる軸部材の断面積に対する軸線方向長さの割合が大きいために軸部材単独で曲がり復元能力を機能させることができない場合に、簡単な補強で曲がり復元能力を機能させて座屈限界を効率良く高めることが可能な形状記憶合金製構造体を提供する。 - 特許庁 - This information storage medium includes an AV data containing an audio data and a video data, a marked-up document displayed together with the AV data, and a regeneration control information file containing a text data recorded by the data structure wherein a text capable of loading the text information on a memory is retrieved discriminatedly from a text incapable of loading the text information on the memory.
オーディオデータ及びビデオデータを含むＡＶデータと、前記ＡＶデータと共にディスプレイされるマークアップ文書と、テキスト情報をメモリへの積載が可能なテキストとメモリへの積載が不能であるテキストとに区別して検索できるデータ構造にて記録されたテキストデータが含まれている再生制御情報ファイルとを含む情報貯蔵媒体。 - 特許庁 - To provide a technology to generate more carriers, and an efficient method to convert energy to the carriers detectable from light or an electron so as to read small sized data cells in a high density memory storage elements, and to provide a memory structure and a method to store and to read high density data so as to facilitate detection of data.
高密度メモリ記憶素子内の小型のデータセルを読み出すために、より多量のキャリアを生成する技術、および光あるいは電子から検出可能なキャリアにエネルギーを変換する効率的な方法が必要であり、またデータの検出がより容易に行われるように高密度データを格納し、かつ読み出すためのメモリ構造および方法が必要である。 - 特許庁 - To provide the device structure of a superconducting random access memory of ultra high speed and a large scale, of which the high temperature process can be employed for most of manufacturing processes, a memory cell can be miniaturized, an inductance can be efficiently formed on a DC bias current supply line, and a magnetic field is not affected by the bias current.
大部分の製造工程に高温プロセスを採用することができ、また、メモリセルの小型化が可能であり、さらに、直流のバイアス電流供給線路に効率的にインダクタンスを形成でき且つこのバイアス電流による磁場の影響を受けない、超高速で、大規模な、超伝導ランダムアクセスメモリのデバイス構造を提供する。 - 特許庁 - The non-volatile semiconductor memory device includes a memory cell, having a self-aligned two-layer gate structure which includes a gate insulating film formed on a semiconductor substrate, a first conductor 3 serving as a floating gate layer, a second conductor 7 serving as a control gate layer, and an insulation film 6 for electrically insulating the first conductor and the second conductor.
不揮発性半導体記憶装置は、半導体基板上に形成された、ゲート絶縁膜と、浮遊ゲート層となる第１の導電体３と、制御ゲート層となる第２の導電体７と、第１の導電体と前記第２の導電体を電気的に絶縁する絶縁膜６と、からなる自己整合的な二層ゲート構造を有するメモリセルを含む。 - 特許庁 - To provide a simple structure and reduce the development cost and the production cost by omitting a special input dividing means and a playback control information exclusive memory means at a voice image reproducing unit independently separated from a conventional medium playback system.
既存の媒体再生装置と独立分離した音声画像再生部において特別な入力振り分け手段と再生制御情報専用記憶手段を削減し、構成を簡素化して開発及び製造コストを削減する。 - 特許庁 - To provide an output processing device and a data structure for executing its processings, that eliminate the need for storing N pages of data assigned to a single page in memory, and can realize N-in-one recoding at a high speed.
本発明は、Ｎページのデータを１ページに割り付けたデータをメモリに展開することなくＮイン１の記録を高速に行える出力処理装置及びその処理を実行するためのデータ構造を提供することを目的とする。 - 特許庁 - To reduce the number of wide band formants to lay stress on rough structure of spectra, to enhance the quality of a provided wide audio range voice thereby, and to save a memory capacity and an operational amount required for code book search.
広帯域フォルマント数を少なくして、スペクトルの大まかな構造を重視し、得られる広帯域音声の品質を向上させることを可能とし、メモリ容量、コードブックサーチに要する演算量を節約することを可能とする。 - 特許庁 - A memory cell transistor comprises a gate electrode structure composed of a gate insulating film 2 of the cell part, a first conductive layer 3, a conductive interlayer insulating film 4, and a second conductive layer 7 insulated from the first conductive layer 3 by the conductive interlayer insulating film 4.
メモリセルトランジスタが、セル部ゲート絶縁膜２、第一導電層３、導電層間絶縁膜４、この導電層間絶縁膜４で第一導電層３から絶縁された第二導電層７からなるゲート電極構造を備える。 - 特許庁 - To obtain a nonvolatile semiconductor storage device of a structure, wherein with the humidity resistances of memory cells raised, data can be prevented from being broken with H+ discharged from a silicon nitride film, which is the uppermost protective film, and a manufacturing method of the device.
耐湿性を向上させるとともに、最上層保護膜のシリコン窒化膜から放出されたＨ^+によってデータが破壊されるのを防止できる不揮発性半導体記憶装置およびその製造方法を提供する。 - 特許庁 - The casing structure comprises a casing 2 made of a flexible material, and an internal frame 5 of shape memory alloy inserted into the casing wherein the casing 2 has a profile copying the outline of the internal frame 5 when the stored shape is recovered.
可撓性材料によって構成された筐体２と、この筐体内に挿入された形状記憶合金製の内部フレーム５とを備え、筐体２は、記憶形状が復元された内部フレーム５の外形に沿う形状とされている。 - 特許庁
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