「system clock」を含む例文一覧(2171)

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  • METHOD FOR REDUCING CLOCK SIGNAL AND DATA TIME SKEW IN CLOCK SIGNAL AND DATA SEPARATION TYPE SERIAL DATA COMMUNICATION SYSTEM COMPOSED OF MULTIDROP SYSTEM AND MAKING CLOCK SIGNAL TRANSMISSION LINE SINGLE LINE
    マルチドロップ方式で構成されたクロック信号・データ分離型シリアルデータ通信方式におけるクロック信号・データタイムスキューの低減方法とクロック信号伝送線の単線化 - 特許庁
  • This clock stop countermeasure circuit 21 inputs the output S1 of the clock DRV 23 of a cluster 0 system clock 28 and the output S1 of the clock DRV 24 of a cluster 1 system clock 29, and outputs M0 and M1 of clock DRV 25 and 26 of a memory oscillator 22 possessed in the memory PWA 16.
    クロック停止対策回路２１は、クラスタ０システムクロック２８のクロックＤＲＶ２３出力のＳ０と、クラスタ１システムクロック２９のクロックＤＲＶ２４出力のＳ１と、メモリＰＷＡ１６内に所有するメモリ用発振器２２のクロックＤＲＶ２５，２６出力のＭ０，Ｍ１を入力する。 - 特許庁
  • When using the system clock SCK transmitted from the video signal input processing circuit 10 as a sampling clock of the external ADC 11, phases of an input clock inputted from the external ADC 11 and the system clock SCK are compared, and the phase of the system clock SCK to be transmitted as the sampling clock is controlled.
    外部ＡＤＣ１１のサンプリングクロックとして映像信号入力処理回路１０から伝送したシステムクロックＳＣＫを使用する場合に、外部ＡＤＣ１１から入力する入力クロックとシステムクロックＳＣＫの位相を比較して前記サンプリングクロックとして伝送すべきシステムクロックＳＣＫの位相を制御する。 - 特許庁
  • A system clock common to transmission/reception is generated from a GPS clock received through a GPS receiver.
    ＧＰＳ受信機を介して受信されるＧＰＳクロックから送受信共通のシステムクロックを生成する。 - 特許庁
  • CLOCK REGENERATION CIRCUIT, DEMODULATION CIRCUIT, RECEIVING DEVICE, WIRELESS COMMUNICATION SYSTEM, AND METHOD OF OPERATING CLOCK REGENERATION CIRCUIT
    クロック再生回路、復調回路、受信機、及び無線通信システム、並びにクロック再生回路の動作方法 - 特許庁
  • INTERNAL CLOCK TIME AUTOMATIC CORRECTION METHOD, SYSTEM, AND INTERNAL CLOCK TIME SETTING MECHANISM OF TERMINAL DEVICE
    端末装置の内蔵時計時刻自動修正方法及びシステム並びに内蔵時計時刻設定機構 - 特許庁
  • To easily detect an abnormality of a reference clock signal (system clock) in an integrated circuit in a short time.
    集積回路における基準クロック信号（システムクロック）の異常を短時間で容易に検出可能にする。 - 特許庁
  • Burst SRAM (also known as SynchBurst SRAM) is synchronized with the system clock or, in some cases, the cache bus clock.
    バーストSRAM（同期バーストSRAMとしても知られる）は、システムクロックまたはある場合にはキャッシュバスクロックと同期する。 - コンピューター用語辞典
  • The clock selection circuit 52 outputs a selection clock signal based on the scan clock signal while the image reading part 10 outputs the scan clock signal, and the selection clock signal based on the system clock signal while the image reading part 10 interrupts output of the scan clock signal.
    クロック選択回路５２は、画像読取部１０がスキャンクロック信号を出力する間に、当該スキャンクロック信号に基づく選択クロック信号を出力し、画像読取部１０がスキャンクロック信号の出力を停止する間に、システムクロック信号に基づく選択クロック信号を出力する。 - 特許庁
  • The data transfer controller includes a clock generating circuit 440 that generates clock signals CLKH, CLKF and a clock control circuit 450 that controls the clock generating circuit 440 and generates a system clock SYCLK on the basis of the clock signals CLKH, CLKF.
    データ転送制御装置は、クロックＣＬＫＨ、ＣＬＫＦを生成するクロック生成回路４４０と、クロック生成回路４４０を制御し、ＣＬＫＨ、ＣＬＫＦに基づきシステムクロックＳＹＣＬＫを生成するクロック制御回路４５０を含む。 - 特許庁
  • DATA TRANSMISSION SYSTEM, TERMINAL DEVICE, CLOCK MASTER SETTING DEVICE, CLOCK PHASE SELECTING DEVICE, CLOCK MASTER SETTING METHOD, RECORDING MEDIUM AND PROGRAM
    データ伝送システム、端末装置、クロックマスタ設定装置、クロック位相選択装置、クロックマスタ設定方法、クロック位相選択方法、記録媒体及びプログラム - 特許庁
  • To provide a semiconductor integrated circuit with a clock supply circuit capable of generating a frequency division clock signal synchronized with a system clock signal.
    システムクロック信号に同期した分周クロック信号を生成できるクロック供給回路を備えた半導体集積回路を提供する。 - 特許庁
  • A multiphase clock generating part 10 generates an n-phase clock signal shifting phases for each 1/n (n is a positive integer) from a system clock.
    多相クロック生成部１０は、システムクロックから、１／ｎ位相（ｎは正の整数）ずつ位相がずれているｎ相のクロック信号を生成する。 - 特許庁
  • CLOCK SUPPLY CONTROL SYSTEM, DESIGNING METHOD FOR CLOCK SUPPLY CONTROL CIRCUIT AND RECORD MEDIUM RECORDED WITH DESIGN PROGRAM FOR CLOCK SUPPLY CONTROL CIRCUIT
    クロック供給制御方式、クロック供給制御回路の設計方法、及び、クロック供給制御回路の設計プログラムを記録した記録媒体 - 特許庁
  • A frequency divider circuit 31 applies 1/N frequency division to a write system clock frequency supplied from a PLL circuit 13 and a multiplier circuit 33 multiplies the divided write system clock by a multiple of M to generate a read system clock.
    PLL回路１３より供給された書き込み系クロックの周波数を分周回路３１でＮ分周し、それを逓倍回路３３でＭ倍にすることで、読み出し系クロックを生成する。 - 特許庁
  • When the clock failure detection signal 211 does not assert while the clock output of the active-system clock generating device is stopped, a clock dynamic switching control device reports externally as a clock failure detection circuit alarm signal 332.
    現用系クロック生成装置のクロック出力がストップされている時間にクロック障害検出信号２１１がアサートしなかった時にクロック障害検出回路アラーム信号３３２として外部に報告する。 - 特許庁
  • CLOCK TIME CORRECTING SYSTEM, STANDARD TIME RELAY SYSTEM, PRIMARY RELAY APPARATUS AND SECONDARY RELAY APPARATUS
    時刻修正システム、標準時刻中継システム、一次中継装置、及び、二次中継装置 - 特許庁
  • CIRCUIT FOR GENERATING SYSTEM CLOCK SIGNAL AND METHOD FOR PREVENTING SYSTEM MALFUNCTION IN SEMICONDUCTOR MEMORY DEVICE
    半導体メモリ装置のシステムクロック信号発生回路及びシステム誤動作防止方法 - 特許庁
  • SYSTEM ARCHITECTURE AND METHOD FOR SYNCHRONIZATION OF REAL-TIME CLOCK IN DOCUMENT PROCESSING SYSTEM
    文書処理システム内のリアルタイムクロックを同期させるシステムアーキテクチャおよび同期方法 - 特許庁
  • INFORMATION TRANSMISSION SYSTEM HAVING SYSTEM CLOCK SYNCHRONIZING MEANS, AND INFORMATION TRANSMISSION APPARATUS THEREOF
    システムクロック同期手段を有する情報伝送システムおよびその情報伝送装置 - 特許庁
  • The clock transmission system is a new trial and useful for reduction of signal lines between the clock supply source system (1) and the clock supply destination system (2-J), and, transmits that information is transmitted using the signal line for transmitting the clock signal to the clock supply source system (2-J) without being known to others.
    本発明では、新規な試みである上に、クロック供給元システム（１）とクロック供給先システム（２−Ｊ）との間の信号線の削減に役立ち、クロック信号を電圧する信号線を使って情報を伝達していることを他者に知られずにクロック供給先システム（２−Ｊ）に伝達することが可能である。 - 特許庁
  • To provide a clock generation circuit and a system including the clock generation circuit and capable of flexibly setting or controlling the duty ratio of a clock signal in accordance with the scale or characteristics of a circuit for receiving the clock signal.
    クロック信号を受ける回路の規模や特性に応じてクロック信号のデューティ比を柔軟に設定または制御できるクロック生成回路およびそれを含むシステムを提供する。 - 特許庁
  • ALARM CLOCK HAVING RECEIVING FUNCTION AND ADMINISTRATIVE RADIO SYSTEM FOR DISASTER PREVENTION
    受信機能付き目覚し時計および防災行政無線システム - 特許庁
  • To control setting data of a tuner without generating a system clock.
    システムクロックを発生することなく、チューナの設定データを制御する。 - 特許庁
  • CLOCK ADJUSTING DEVICE FOR DATA REPRODUCING SYSTEM AND OPTICAL DISK DEVICE
    データ再生システムにおけるクロック調整装置及び光ディスク装置 - 特許庁
  • CLOCK GENERATING CIRCUIT, POWER SUPPLY SYSTEM AND DELAY TIME ADJUSTMENT UNIT
    クロック生成回路、電源供給システム及び遅延時間調整部 - 特許庁
  • SYSTEM CLOCK CONTROLLER AND CONTROL METHOD OF STREAM RECEIVER
    ストリーム受信機のシステムクロック制御装置及びシステムクロック制御方法 - 特許庁
  • To provide a logic circuit that facilitates timing design of a clock system and reduces the design period in the logic circuit of a gated clock system.
    ゲーテットクロック方式の論理回路において、クロック系のタイミング設計を容易化し設計期間を短縮する論理回路の提供。 - 特許庁
  • METHOD, APPARATUS AND SYSTEM FOR REPRODUCTION AND APPLICATION OF OPTICAL CLOCK
    光クロックの再生及び適用のための方法、装置及びシステム - 特許庁
  • AUTOMATIC PHASE ADJUSTMENT SYSTEM FOR DOT CLOCK OF LIQUID CRYSTAL DISPLAY DEVICE
    液晶表示装置におけるドットクロックの自動位相調整方式 - 特許庁
  • A system clock at a fixed frequency is generated and in accordance with this system clock, decode processing of encoded video data is carried out.
    固定の周波数によるシステムクロックを生成するようにし、このシステムクロックに従って、符号化ビデオデータのデコード処理を実行する。 - 特許庁
  • To perform the timing control of a clock signal for each digital system.
    クロック信号のタイミング調整を個々のデジタルシステムごとに行う。 - 特許庁
  • To reduce the number of clock signal output terminals of a system LSI.
    システムＬＳＩのクロック信号出力端子数を減少させる。 - 特許庁
  • To easily manage a clock in a synchronous multiplex transmission system.
    同期多重伝送システムにおけるクロック管理を容易にすること。 - 特許庁
  • MULTI-CPU CLOCK CONTROL SYSTEM, CONTROL METHOD THEREFOR AND PROGRAM THEREFOR
    複数ＣＰＵクロック制御システム、その制御方法及びそのプログラム - 特許庁
  • sets the system clock to the time and date specified by that argument.
    はシステムの時計を引数で指定された時刻・日付に設定する。 - JM
  • The system informs again an adjacent station of clock supply switch information (45).
    再び隣接局へクロック供給スイッチ情報を通知する（４５）。 - 特許庁
  • Like Double Data Rate SDRAM, SLDRAM can operate at twice the system clock rate.
    倍データレートSDRAM同様, SLDRAMもシステム・クロックの２倍のレートで動作できる. - コンピューター用語辞典
  • A selection circuit 106 selects a system clock from the system clock regenerating circuit 102 or the system clock oscillation circuit 104 in response to an external operation and gives the system block to a video decoding circuit 108 and an audio decoding circuit 110.
    選択回路106 はシステムクロック再生回路102 またはシステムクロック発振回路104 からのいずれかのシステムクロックを外部からの操作に応動して選択して、そのシステムクロックをビデオ復号回路108 およびオーディオ復号回路110 に供給する。 - 特許庁
  • A PLL (Phase Locked Loop) 12 increases the frequency of the system clock signal 10, and outputs it as a clock-in signal 17.
    ＰＬＬ１２は、上記システムクロック信号１０を、周波数を上げてクロックイン信号１７として出力する。 - 特許庁
  • To continuously supply a clock to a device even if a part of a clock generation system fails.
    クロック発生系の一部が故障しても引続き機器にクロックを供給し続けることができるようにする。 - 特許庁
  • To provide a means for reducing clock skew while maintaining the phase lock of a clock signal independently of a system mode.
    システムのモードに関係なくクロック信号の位相ロックを維持しつつ、クロックスキューを低減する手段を提供する。 - 特許庁
  • The system is further provided with a clock selection circuit for detecting whether the removable card hosts the secondary clock or not.
    本システムはさらに、リムーバブルカードが二次クロックをホストしているか否かを検出するクロック選択回路を備える。 - 特許庁
  • To provide a transmission system capable of recovering an audio reference clock of a plurality of different frequencies from a video reference clock.
    ビデオの基準クロックから、複数の異なる周波数のオーディオの基準クロックを再生できるようにする。 - 特許庁
  • To provide a method and a device for synchronizing clock modulation with electric power source modulation in spread spectrum clock system.
    スペクトル拡散クロック・システムでクロック変調と電源変調の同期を取る方法及び装置を提供すること。 - 特許庁
  • A virtual clock 3 counts virtual date or time which are different from the date or hour of a system clock 6.
    システム時計６の日付または時刻とは異なる仮想の日付または時刻を仮想時計３により計時する。 - 特許庁
  • To read data at a high speed with an external clock signal being synchronized with a system clock signal, when data are read from a single-port memory in response to the external clock signal.
    シングルポートメモリから外部クロック信号に応じてデータを読み出す際、外部クロック信号をシステムクロック信号に同期させてしかも高速にデータを読み出す。 - 特許庁
  • One clock is used as a system clock SCK (sys) of the ASICs 52 and a communication clock SCK (com) between the DSP 51 and ASICs 52 carried out in common.
    ＡＳＩＣ５２におけるシステムクロックＳＣＫ（ｓｙｓ）と、ＤＳＰ５１とＡＳＩＣ５２との間の通信クロックＳＣＫ（ｃｏｍ）とは共通とされる。 - 特許庁
  • To add a time stamp according to timing of a clock on a device side to video compression data even if a clock different from a basic system clock in phase is used.
    映像圧縮データに対し、基本システムクロックと位相の異なるクロックを使用しても装置側クロックのタイミングに合ったタイムスタンプを付加する。 - 特許庁
  • In the memory system and memory module, a clock terminal can be selected between a clock 210 or a clock buffer 30 and components of a memory module.
    クロック２１０またはクロック・バッファ３０とメモリ・モジュールのコンポーネントとの間でクロック終端を選択可能にするメモリ・システム及びメモリ・モジュールを提供する。 - 特許庁
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