「two bits」を含む例文一覧(332)
＜前へ 1 2 3 4 5 6 7 次へ＞- To efficiently and simply perform data transfer by reducing the number of bits required for transfer, keeping two control lines similar to an IIC system when controlling an IC.
データ転送方式は、ＩＣを制御する上で制御線をＩＩＣ方式と同様に２線としたままで、転送に要するビット数を少なくし、効率的かつ簡素にデータ転送を行うこと。 - 特許庁 - This recording system records the sub information of 4 bits by the combination of the two-kinds of wobbles of the frequencies F1 and F2 and by the wobble of 16 T1 length.
この記録方式においては、４ビットの副情報が、周波数Ｆ１およびＦ２の２種類のウオブルの組合せによって記録され、また、１６Ｔ１長のウオブルによって記録される。 - 特許庁 - The detected output 8P and the detected output 8S of the s-polarized component stored in the buffer memory 52 are compared with each other for every two-dimensional picture element (bits) to detect the presence or absence of an error.
その検出出力８Ｐとバッファメモリ５２に蓄えられたｓ偏光成分の検出出力８Ｓとを２次元データの画素（ビット）ごとに比較してエラーの有無を検出する。 - 特許庁 - An optical transmission device 10 generates a transmission signal comprising frames as units each including one pilot signal having a constant amplitude and phase and two data bits, and outputs the signal to a transmission line 30.
光送信装置１０は、振幅及び位相が一定の１つのパイロット信号Ｐと２つのデータビットを含むフレームを単位とする伝送信号を生成し、伝送路３０に出力する。 - 特許庁 - An inputted data bitstream are decoded separately for three bits, and any one of two pre-decoding methods is selected in accordance with characteristics of a code value of the inputted data bitstream.
入力されるデータビットストリームを３ビットずつ分離してデコーディングし、かつ入力されるデータビットストリームのコード値の特性によって２つのプレデコーディング方法の何れかを選択する。 - 特許庁 - Concerning the adding instruction, two registers of operands are designated but as one of them, the register to store the data of 32 bits inverted by a byte reverse circuit can be designated.
加算命令はオペランドである二つのレジスタが指定されるが、その一方としてバイトリバース回路により逆転された３２ビットのデータが格納されるレジスタを指定することができる。 - 特許庁 - The final bit extracting part 64 extracts the last two bits of error detecting data, which are included in the end of transmission data packet generated by the transmission data generating part 60.
最終ビット抽出部６４は、送信データ生成部６０によって生成される送信データパケットの最後に含まれるエラー検出用データの最終の２ビットを抽出する。 - 特許庁 - By control of a control part 914, received data of P/2 bit read, which is read first of the P parallel bits is once stored in a register 912 at the first initial time of two times.
制御部９１４の制御によって、2時刻のうちの最初の1時刻目に、Pパラレルビットのうち先に読み出されたP/2のビットの受信データがレジスタ９１２に一旦格納される。 - 特許庁 - A voltage selection part 310 selects two voltages Vb1 and Vb2 from among γ-compensation voltages: Va0, Va1, Va16, ..., Va1008, Va1022, Va1023 generated from one reference voltage on the basis of, for example, gradation data D<9:0> of 10 bits.
電圧選択部310は、例えば10ビットの階調データD<9:0>に基づき、一の基準電圧から生成されたγ補正電圧Va0,Va1,Va16,…,Va1008,Va1022,Va1023の内から2つの電圧Vb1及びVb2を選択する。 - 特許庁 - When nonvolatile memory cells which can store two bits in one memory cell and in which current are made to flow bi-directionally are used, a bias power source potential is also given to a bit line BL4 being adjacent to two bit lines BL2, BL3 in which a sense current is made to flow.
２ビットを１メモリセルに記憶することができ、双方向に電流を流す不揮発性メモリセルを用いる場合に、センス電流を流す２つのビット線ＢＬ２、ＢＬ３に隣接するビット線ＢＬ４にもバイアス電源電位を与える。 - 特許庁 - Encoding is performed by corresponding binary progression of a plurality of bits recorded as hologram to a luminance level of pixels for the data in which luminance of pixels for reference of the plurality of bits is made reference using a two dimensional image including a plurality of pixels for reference of which the luminance are different and pixels for data expressing data in accordance with luminance.
輝度の異なる複数の参照用画素と、輝度に応じてデータを表すデータ用画素と、を含む二次元画像を用い、ホログラムとして記録する複数ビットの２進数列を、前記複数の参照用画素の輝度を基準とする前記データ用画素の輝度レベルに対応付けて符号化する。 - 特許庁 - The method includes detecting two successive differently valued bits in the data signal, determining whether transition in the incoming data signal between those bits occurs relatively late or relatively early, and increasing the equalization of the incoming data signal if it is relatively late.
該方法は、該データ信号の中の２つの連続する異なる値を有するビットを検出することと、該２つのビット間の該着信データ信号における遷移が、比較的遅いか、あるいは比較的早いかを決定することと、該遷移が、比較的遅い場合、該着信データ信号の該等化を増加させることとを包含する。 - 特許庁 - An amount of displacement detecting part 13 disposes pixels indicating information bits in code parts of (m-o)×(n-p) pixels, among a block of two-dimensional image composed of m×n pixels, detects displacement between a record image coded without disposing a pixel indicating information bits in a guide part of another pixel and an imaging element.
位置ずれ量検出部１３は、ｍ×ｎ画素からなる２次元画像のブロックのうち、（ｍ−ｏ）×（ｎ−ｐ）画素の符号部に情報ビットを示す画素を配置し、他の画素のガイド部には情報ビットを示す画素を配置せずに符号化された記録画像と、撮像素子との位置ずれを検出する。 - 特許庁 - In this case, when a 1st quantity of light corresponding to prescribed bits and a 2nd quantity of light corresponding to the next lower order bits are both split, the 1st and 2nd light quantities are divided so that the number of splits of the 1st light quantity is less than two times that of the 2nd light quantity.
この場合において、所定のビットに対応する第１の光量と、そのビットの１つ下位のビットに対応する第２の光量との両方が分割されるときに、第１の光量の分割数が第２の光量の分割数の２倍未満となるように、第１および第２の光量が分割される。 - 特許庁 - The input data are divided for every two bits from lower order, a total three bits of each set and a lower order set are grouped, and a combination in which an upper order 1 bit of the first group and the second group becomes 0 or 1 and the third bit from the lower order after operation of addition or subtraction becomes 1 is made a prescribed combination.
ここで、入力データを下位から２ビットごとに区切り、各組と下位組の最上位ビットの計３ビットをグループとし、第１グループ及び第２グループの上位１ビットが共に０又は１であって加算又は減算の演算後の下位から３ビット目が１となる組み合わせを所定の組み合わせとする。 - 特許庁 - When two-bit driving data are "01" or "10", a driving voltage corresponding to an effective data bit, i.e. the bit representing "1" between two bits of the driving data can be controlled to a 1st voltage level V41 (e.g. 2.5V) or a 2nd voltage level V42 (e.g. 5V).
２ビット駆動データが”０１”または”１０”である場合，駆動データの２ビットのうち，有効データビット，すなわち”１”を表すビットに対応する駆動電圧は，第１電圧レベルＶ４１（例えば，２．５Ｖ）または第２電圧レベルＶ４２（例えば，５Ｖ）のいずれかに調整され得る。 - 特許庁 - In the microcomputer 27, the number of ports is reduced by outputting a switching signal for conducting switching among four kinds of switching modes, as a digital signal of two bits, from output parts 29 and 30.
また、マイコン２７は、点灯モードを４種類に切替えるための切替信号を２ビットのディジタル信号として出力ポート２９、３０から出力することにより、ポート数の削減が図られている。 - 特許庁 - A bottom up approach involves forming a data tree, merging two existent bits to form a new bin based on a merging condition; and repeating the merging step until a terminating condition is achieved.
ボトム・アップ手法は、データのツリーを形成し、併合条件に基づいて２つの既存のビンを併合して新しいビンを形成し、終了条件に到達するまで併合段階を繰り返す、ことを含む。 - 特許庁 - A data part 23 for restoration expressing an image for restoration configured by dots for restoring one or two or more bits constituting the image data by optical scanning is generated from the image data.
画像データを構成する１又は２以上のビットを光学的な走査によって復元可能なドットで構成される復元用画像を表す復元用データ部２３を画像データから生成する。 - 特許庁 - Data containing two or more bits may be stored in a memory cell by representing such data by a memory cell state that is characterized by a plurality of state variables that are independent of one another.
互いに独立な複数の状態変数によって特徴付けられるメモリ・セルの状態によりデータを表すことによって、２つ以上のビットを含むデータをメモリ・セルに記憶することができる。 - 特許庁 - When a first parity code of read-out data is different from a first parity code of write-in data, it is found that one memory cell in which two bits data are both errors exists.
読み出しデータの第１パリティ符号が、書き込みデータの第１パリティ符号と全て異なるときに、記憶している２ビットのデータがともに誤りであるメモリセルが一つ存在することが検出される。 - 特許庁 - When the logical levels of two continuous data bits are equal, an equalizer 154 equalizes the incapsulated signal for decreasing the transmitting level of the second bit to a prescribed level.
等化器１５４は連続する２つのデータビットの論理的レベルが同一な場合、二番目のビットの送信レベルの大きさを所定のレベルに減少させるためにインキャプシュレーションされた信号を等化する。 - 特許庁 - A bit for indicating a determination condition for a bit for expressing a drawing value of each picture element is added to the bit for expressing the drawing value of the each picture element, and a drawing processing condition is described as band information by the two bits.
各画素の描画値を表すビットに対し、このビットの描画処理の確定状態を示すビットを加え、これら２ビットによって描画処理状態をバンド情報として記述する。 - 特許庁 - At the time of writing, in addition, a storage density which is equivalent to that of the conventional memory cell or higher is realized by causing the above-mentioned one set of memory cells to not only store one bit, but also two ore more bits.
さらに、書き込みに際しては前記一組のメモリセルに１ビットのみならず２ビット以上の記憶を行わせることにより従来のメモリセルと同等以上の記憶密度を実現する。 - 特許庁 - To provide an apparatus, and its method which is capable of having a shorter latency and a lower processing overhead while minimizing the requirements for memories, and combines streams of bits from two or more encoders practically in real time.
メモリ要件を最小にしながら短い待ち時間および低い処理オーバヘッドを有する、実質的にリアルタイムで複数のエンコーダからのビット・ストリームを組み合わせる装置および方法を提供すること。 - 特許庁 - When receiving an interrogation signal from the outside, a central processing part 23 transmits discrimination information stored in a fixed information memory 35 and two bits of outputs of gate circuits 261 and 262 as a response signal.
さらに、外部からの質問信号を受信したときに、中央処理部２３は固定情報メモリ２５に記憶されている識別情報とゲート回路261,262の出力２ビットを応答信号として送信する。 - 特許庁 - It becomes possible to make the magnetic field from a recording head converge on protruding parts of soft magnetism by performing patterning while synchronizing the soft magnetism backing layer of a perpendicularly two layered recording medium with the period of recording bits.
垂直二層記録媒体の軟磁性裏打層を記録ビットの周期に同期させてパターニングすることにより、記録ヘッドからの磁場を軟磁性の凸部に収束させることが可能になる。 - 特許庁 - A data expansion section 31 expands the parallel data to a bit width corresponding to a high data rate to generate first and second expanded parallel data of two systems in which fraction bits are inserted at different positions.
データ伸張部３１は，このパラレルデータを高速データレートに対応するビット幅にデータ伸張し，異なる位置に端数ビットを挿入した２系統の第１および第２の伸張パラレルデータを生成する。 - 特許庁 - A data storage part (SU) of a TCAM cell (TMC) is constituted of two twin cells (TW0, TW1) having respectively 2 bits DRAM cells (MC1-MC4), complementary data is stored in each twin cell respectively.
ＴＣＡＭセル（ＴＭＣ）のデータ記憶部（ＳＵ）を、それぞれが２ビットのＤＲＡＭセル（ＭＣ１−ＭＣ４）を有する２つのツインセル（ＴＷ０，ＴＷ１）で構成し、各ツインセルそれぞれに相補データを格納する。 - 特許庁 - The control logic 131 is switched to each mode for charge current detection, discharge current detection and off-set regulation by two bits of control signal supplied from a microcomputer 24 to terminals T5, T6.
制御ロジック１３１は、端子Ｔ５、Ｔ６にマイコン２４から供給される２ビットの制御信号により充電電流検出、放電電流検出、オフセット調整各モードに切り替えられる。 - 特許庁 - The semiconductor device includes a plurality of memory cells MC storing data of two bits per one cell; and a first reference cell RC1 and a second reference cell RC2 shared by the plurality of memory cells MC.
本発明は、１セルあたり２ビットのデータを記憶する複数のメモリセルＭＣと、複数のメモリセルＭＣにより共有される第１リファレンスセルＲＣ１及び第２リファレンスセルＲＣ２を備える。 - 特許庁 - At this stage, it is undeniably possible that two cases on the same set of facts and between the same parties can be referred to both the forums prescribed under the EPAs/BITs and the WTO Agreement, generating difficult legal questions.
このため、同一の事実に関する同一当事国間 の案件が、EPA 及びBIT とWTO双方のフォーラムに付託されることも可能性として否定で きず、このような場合は法的に困難な問題が生 じる。 - 経済産業省 - When an analyzing unit 217 outputs information that the color component of an input image is 16 bits, a bit shifting unit 209 multiplies the quantizing table of the unit 111 by two to the power of 8 or multiplies by two to the power of 8+1, and stores it in a quantizing table storing unit 211.
解析部２１７より、入力画素の色成分が１６ビットである情報が出力された場合、ビットシフト部２０９は量子化テーブル格納部１１１の量子化テーブルを２の８乗倍、もしくは２の８乗＋１倍し、量子化テーブル格納部２１１に格納。 - 特許庁 - Also, while a second signal train comprising the data bit group of two or more digits indicating the rotation amount of a detection object is changed in either increasing or decreasing direction, when the bits of the lower orders are not changed while the N-th bit of the signal train is changed for two or more times, the abnormality is judged.
また、検出対象の回転量を表す複数桁のデータビット群からなる第２の信号列が増減いずれかの一方向に変化しているときに、この信号列のＮビット目が２回以上変化する間に、それより下位のビットに変化がなければ、異常と判定する。 - 特許庁 - A reception device detects each sample value in received symbols and detects a time shift amount between two received continuous symbols on the basis of respective sample values in the two symbols and converts the time shift amount to unit data having the preliminarily determined number of bits, which corresponds to the time shift amount.
受信装置は、受信されたシンボル中の各サンプル値を検出し、受信された連続する２つのシンボル中の各サンプル値を基に、当該２つのシンボル間の時間シフト量を検出し、時間シフト量を、当該時間シフト量に対応する予め定められたビット数単位のデータに変換する。 - 特許庁 - Therefore, two bits of the main signal to be sent in a time slot to insert the CRV 0 (CRV display time slot) and the next time slot are made into two-bit code by prescribed rules and this two-bit code is transmitted by using the first half and the latter half of the next time slot (compression time slot).
更に、主信号を重畳信号のＣＲＶ０で置き換えると、元の主信号が送れなくなるので、ＣＲＶ０を入れるタイムスロット（ＣＲＶ表示タイムスロット）と次のタイムスロットで送られるべき主信号２ビットを所定の規則で２ビット符号化し、この２ビット符号を次のタイムスロット（圧縮タイムスロット）の前半と後半を用いて伝送する符号化方法とした。 - 特許庁 - An address conversion means 1b generates a first bit string with the basic addresses shifted to the right by one bit, and a second bit string obtained by putting the first bit string in reverse order, for every two basic addresses different only in the lowest bits.
アドレス変換手段１ｂは、最下位ビットのみが異なる２つの基本アドレス毎に、基本アドレスを１ビット右シフトした第１のビット列と、第１のビット列を逆順にした第２のビット列とを生成する。 - 特許庁 - A recording compensation circuit of a magnetic disk drive 1 detects a reversing bit and the coded NRZI patterns of the bit right in front and two bits ahead, respectively, when there is a magnetic reversing bit.
磁気ディスク装置１の記録補正回路は、磁化反転するビットがある場合には、磁化反転するビットと、当該ビットから一つ前のビットと二つ前のビットの符号付ＮＲＺＩパターンをそれぞれ検出する。 - 特許庁 - A memory value of an adjacent one bit and a signal depending on adjacent two bits of an addition input are inputted to a CAM type memory cell consisting of MOS transistors, and a bit line is pulled down or pulled up according to an input value.
隣接する１ビットのメモリ値と、加算入力の隣接する２ビットに依存する信号をＭＯＳトランジスタからなるＣＡＭ型メモリセルに入力し、入力値に従いヒット線をプルダウンないしはプルアップする。 - 特許庁 - To output a desired graph state by an observation based quantum circuit which uses one auxiliary quantum bit and sets a one-quantum-bit observation amount of one sort and a two-quantum-bits observation amount of one sort as a basic component.
１つの補助量子ビットを使い、１種類の１量子ビット観測量及び１種類の２量子ビット観測量を基本構成要素とする観測ベース量子回路により、所望のグラフ状態を出力する。 - 特許庁 - A2 to 4 decoder 6 combines high-order 2-bits b2, b1 of an address input, and using control signals B4-B1 obtained thereby selects two of inputs of the selectors 1-4 of the 1st row.
２対４デコーダ６によりアドレス入力の上位２ビットｂ２，ｂ１の組み合わせを行い、これにより得られた制御信号Ｂ４〜Ｂ１によって、第１列目のセレクタ１〜４の入力のうち２つを選択する。 - 特許庁 - To provide data transmission equipment, a data transmitter, a data receiver, and a data transmission system capable of performing error correction by an error correction code even when an error of two bits or more is caused in one frame.
１つのフレームで２ビット以上の誤りが発生しても、誤り訂正符号による誤り訂正を行うことができるデータ伝送装置、データ送信装置、データ受信装置及びデータ伝送システムを提供することにある。 - 特許庁 - In the cutter head 3 to be set in the front end part of a shield machine, cutting bits 15 and 17 having two-way machinability are mounted on the side surfaces of cutter spokes 13 provided radially from the center part thereof.
シールド掘進機の前端部に設置するカッターヘッド３において、中心部から放射状に設けられたカッタースポーク１３の側面部に、両方向切削性を有する切削用ビット１５，１７を取り付けた。 - 特許庁 - A window comparator 25 divides a recording state into four different types, according to the relation between a multiscale image signal I and a threshold signal S and allocates s state identification code SC of two bits to every pixel to identify the recording state of the pixel.
記録用コードで表される各画素の記録状態として、次の複数の記録状態を規定し、これらの複数の記録状態を、多階調画像信号と閾値信号との関係に対応付ける。 - 特許庁 - For example, in signal point arrangement of eight-PSK, the ratio of a communication speed of a data bit string to an encoded sound information bit string is 2: 1, and two bits in a high order are assigned to data and one bit in a low order is assigned to a sound signal sequence, respectively.
例えば、8PSKの信号点配置において、データビット列と符号化音声情報ビット列の通信速度の比を2：1とし、上位２ビットをデータに、下位１ビットを音声の信号系列に夫々に割り当てる。 - 特許庁 - Since the expression of a signed bit and an absolute value is employed, variation in bits from positive to negative or from negative to positive becomes smaller than the complement notation of two and power consumption of the device can be reduced.
上記のように、符号ビットと絶対値で表現することにより、正から負、または負から正という変化でのビット変動量が、２の補数表現よりも少なくなり、装置の消費電力削減が可能である。 - 特許庁 - Audio signals A of two channels or multi-channels relating to the same audio source are selectively inputted to an A/D converter 1, A/D- converted with different sampling frequencies and the number of quantizing bits, and recorded in a disk.
Ａ／Ｄ変換器１には同じオーディオソースに関する２チャネル又はマルチチャネルのオーディオ信号Ａが選択的に入力されて、異なるサンプリング周波数と量子化ビット数でＡ／Ｄ変換されてディスクに記録される。 - 特許庁 - In the case of operation as 32-bit PCI bus, the arbiter 2 performs control so as to use different 32-bit PCI buses respectively for two channel devices 31 and 40 or channel devices 31 and 41 of 32 bits.
アービタ２は３２ビットＰＣＩバスとして動作させる場合、２つの３２ビットのチャネル装置３１，４０またはチャネル装置３１，４１に対して夫々異なる３２ビットＰＣＩバスを使用させるように制御する。 - 特許庁 - In order to convert an original image represented by pixel values 0 to 15 of 4 bits to a halftone image having pixel values of any one of two values, a dither mask 14 having pixel values 0 to 14 appearing at a uniform frequency is prepared.
４ビットの画素値０〜１５で表現される原画像を二値のいずれかの画素値をもったハーフトーン画像に変換するために、画素値０〜１４がほぼ均一の頻度で出現するディザマスク１４を用意する。 - 特許庁 - When two bits 28 are detected at the printing a picture, printing in the range 29 is performed on printing paper of size C, by using a magnification lens (magnification of 5.7) of standard size and a paper mask.
写真プリント時に、ＰＡＲビット２８が２個検出された場合、標準サイズの引き延ばしレンズ（引き延ばし倍率５．７倍）及びペーパーマスクが用いられ、プリント範囲２９がＣサイズのプリントペーパーにプリントされる。 - 特許庁
