「two bits」を含む例文一覧(332)
＜前へ 1 2 3 4 5 6 7- As the probability dependent graph, a two-node type probability dependency graph may be used where e.g. a set of N variable nodes and a set of T inspection nodes are included and one of the N variable nodes relates to N bits or symbols in a given block to be decoded.
確率依存グラフには、たとえば、Ｎ個一組の変数ノードとＴ個一組の検査ノードとを含み、Ｎ個の変数ノードのうちの１つが、復号化される所与のブロックのＮ個の各ビットあるいはシンボルに関連する、２ノード型の確率依存グラフが用いられる場合がある。 - 特許庁 - The two blocks of the memory are linked, and the most significant address bits in address decoders 1040-1042 of the blocks of the selected addresses are masked for a memory block 1035 so that it is possible to form the single merged block of the memory in which the both arbitrating circuits operate in a lock step.
メモリの２つのブロックがリンクされて、メモリブロック１０３５に対して選択されたアドレスのブロックのアドレス復号器１０４０〜１０４２内の最上位アドレスビットをマスキングすることにより両方の調停回路がロックステップで動作するメモリの単一の併合されたブロックを形成できる。 - 特許庁 - The hardware can remarkably be reduced with an error smaller than a fraction of an output LSB by eliminating a MSB bit in an internal expression, truncating two least significant bits(LSB) and rounding of a 3rd LSB in each stage of an 8-tap FIR filter 100.
各ステージにおいて内部表現内の１ＭＳＢビットを除去し最下位（ＬＳＢ）２ビットを打ち切り８タップＦＩＲフィルタ１００の各ステージにおいて第３のＬＳＢを丸めることにより、出力ＬＳＢの分数よりも小さい誤差でハードウェアの著しい低減が達成される。 - 特許庁 - Concerning input PCM data 101 of input p bits, the two output data, corresponding to the nearest representative point to the input PCM data 101 are acquired, by acquiring an high order q-bit value and referring the distortion conversion table 18, on the basis of the value.
入力されたｐビットの入力ＰＣＭデータ１０１について、上位ｑビットの値を取得し、この値をもとにディストーション変換テーブル１８を参照することで、入力ＰＣＭデータ１０１に最も近い代表点に対応する２個の出力データを取得する。 - 特許庁 - In addition, as for determination of an entry address of the memory, the memories divided into two banks by even and odd number entry are prepared by similarly noticing that a part of the bits of the addition result is used, both banks are operated by defining the partial addition result as entry, one result is selected and outputted.
また、メモリのエントリアドレスの決定も同様に加算結果の一部のビットを利用することに注目し、偶数・奇数エントリで２バンクに分割したメモリを用意して、部分加算器結果をエントリとして両方のバンクを動作させ、一方の結果を選択して出力する。 - 特許庁 - Whereby the plurality of indoor units 3 can be identified by the combination of two kinds of identification numbers, the number of identifiable indoor unit can be increased without increasing the number of bits of an address, and the common indoor unit 3 can be used regardless of the capacity of the outdoor unit 1.
これにより、複数の室内機３を２種類の識別番号の組み合わせで識別することができ、アドレスのビット数を増やすことなく識別可能な室内機の台数を増やすことができるので、室外機１の容量にかかわらず共通の室内機３を用いることができる。 - 特許庁 - Disclosed is a bitstream generating device which generates one output bitstream by combining at least two variable-length codes each comprising a combination of a prefix and a suffix, the bitstream generating device calculating positions of start bits of suffixes of the variable-length codes in an output bitstream based upon lengths of prefixes and lengths of suffixes of at least the two variable-length codes.
プレフィックスとサフィックスとの組合せからなる可変長符号を少なくとも二つ結合して、一つの出力ビット列を生成するビット列生成装置であって、少なくとも二つの可変長符号のそれぞれにおけるプレフィックスの長さとサフィックスの長さとに基づいて、各可変長符号のサフィックスの先頭ビットの出力ビット列における位置を算出する。 - 特許庁 - Thus one frame memory is used, to be able to store two frames of data by using the frame memory and a DDR SDRAM and adjusting the number of bits of inputted image data and a clock frequency, so that the mounting area, occupied by the frame memory and the cost price, can be reduced.
本発明によれば、フレームメモリとしてDDR SDRAMを使用して、入力される映像データのビット数及びクロック周波数を調整することによって、一つのフレームメモリを使用して２フレームのデータを記憶することができ、これにより、フレームメモリが占める実装面積を減少させることができ、さらに原価も節減することができる。 - 特許庁 - An almost rectangular information recording area 23 arranged in a plane-shaped recording face 20 is virtually set with matrix-shaped squares corresponding to bits, and optically recognizable marks(bright or dark) corresponding to digital information to be recorded are applied to each square, and the digital information to be recorded is recorded as a two-dimensional pattern.
平面状の記録面２０内に設けられた略矩形状の情報記録領域２３に、ビットに対応する行列状の桝目を仮想的に設定し、各桝目に記録すべきデジタル情報に応じた光学的に認識可能なマーク（明又は暗）を付与して、記録すべきデジタル情報を２次元パターンとして記録する。 - 特許庁 - A turbo coding device includes a deinterleave generator 2 for calculating two consecutive deinterleave positions by only executing addition/subtraction processing and comparison calculation processing and a memory IF3 for generating an interleave sequence of turbo codes which disposes by disposing a plurality of information bits in a deinterleave position calculated by the deinterleave generator 2.
連続する２つの逆インタリーブ位置を加減算処理と比較計算処理を実施するだけで算出する逆インタリーブ生成器２と、逆インタリーブ生成器２により算出された逆インタリーブ位置に複数の情報ビットを配置してターボ符号のインタリーブ系列を生成するメモリＩＦ３とを設ける。 - 特許庁 - Binary data are formed with a frequency modulation signal in which two kinds of a high frequency signal and a low frequency signal are combined and data equivalent to one character are formed by the number of prescribed bits and a parity bit and binary data are demudulated by detecting the presence or absence of a peak point in a fixed time interval from the reproduced signal waveforms of a recorded data signal.
高低２種の周波数信号を組み合わせた周波数変調信号で２値データを形成し、その所定ビット数とパリティビットにより１文字分のデータを形成し、記録データ信号の再生信号波形より一定の時間間隔内でのピーク点の有無を検出して２値データを復調する。 - 特許庁 - In this memory mapping method, by which an address is accessed by using two memories as if the access is carried out by a single memory, an address value is changed by reversing a part of bits of the address for one memory, data within different areas such as a block access 1 and a line access 2 can be designated to the same address.
メモリを２つ用いて１つのメモリに対するようにアドレスにアクセスしてメモリを使用するメモリマッピング方法において、片方のメモリにはアドレスの一部のビットを反転させることによりアドレス値を変化させて、ブロックアクセス１又はラインアクセス２のように同一アドレスに対して異なる範囲のデータを指定可能とする。 - 特許庁 - Whether overlapping bits are present is determined by using bit strings of predicted arrival time zones and bit strings of regulated time zones, to determine whether each node and each link on the map data are passable, and an optimum route between two points reflecting the time regulation is searched by using the map data in reference to the determination result.
そして、予想到達時間帯のビット列と、規制時間帯のビット列とを用いて、重複するビットがあるかどうかを判断して、地図データ上の各ノードおよび各リンクが通行可能か否かを判定し、当該判定結果を参照しながら、地図データを用いて時間規制を反映した２地点間の最適経路を探索する。 - 特許庁 - Two kinds of disk bits are arranged at the cutter head drum so as to have different cutting lines with the different directions of the support shafts and the different positions of disk blade edges to constitute the cutter head with one disk bit formed as an undercutting disk bit for separating and cutting a rock bed and with the other disk bit formed as a scraper disk bit for compression-crushing the rock bed.
このディスクビットをカッタヘッドドラムに支持軸の方向、ディスク刃先の位置を相違させた異なった切削ラインを有するように２種配置し、一方を岩盤を剥離切削するアンダーカット用ディスクビットとし、他方を岩盤を圧縮破砕するスクレーパ用ディスクビットとしたカッタヘッドを構成する。 - 特許庁 - In the case of reception, a 1st frame synchronizing signal detection means 9 and a 2nd frame synchronizing signal detection means 10 retrieve the two frame synchronizing signals and when the 1st frame synchronizing signal is detected, the 2nd frame synchronizing signal after the N-bits is detected so as to receive the identification signal and the transmission data signal.
受信時は、第一のフレーム同期検出手段９と第二のフレーム同期検出手段１０とによって二つのフレーム同期信号を探索し第一のフレーム同期信号を検出したときにＮビット以後の第二のフレーム同期信号を検出して識別信号と伝送データ信号とを受信するものである。 - 特許庁 - The radio communication system has, in the transmission section of radio equipment, a self-identification discrimination part 14 for decoding a self-identification, and a transmission timing control part 13 for controlling the transmission timing slot of an ACK signal, so that the ACK signal is returned in the timing slot according to the two least significant bits of the self-identification.
無線通信システムの無線装置の送信部に、自己ＩＤを解読するための自己ＩＤ識別部１４と、ＡＣＫ信号の発信タイミングスロットを制御するための送信タイミング制御部１３とを設け、前記自己ＩＤの下位２ビットに対応したタイミングスロットにて前記ＡＣＫ信号を返送する。 - 特許庁 - Thereby, since the number of bits of propagating input data can be reduced for the circuit 81 for sequential processing for achieving the sequential processing including the two-dimensional propagation process, a memory for table conversion can be downsized as compared with a conventional one and the scale of the circuit 81 for sequential processing can be reduced.
これにより、２次元の伝播処理を含む逐次処理を実現する逐次処理用回路８１に対し、伝播する入力データのビット数を削減することができるので、従来に比べてテーブル変換用のメモリを小さくすることができ、逐次処理用回路８１の規模を小さくすることができる。 - 特許庁 - A register 7 for simultaneously writing data into two electronic circuit boards 1 corresponding to write access from the side of host is provided for each electronic circuit board 1, and a base address 201 of 2 bits in the address showing the electronic circuit board 1 to be accessed is compared with a base address register 3 by an address comparator circuit 4.
ホスト側からのライト・アクセスによって２枚の電子回路ボード１内部へ同時にデータを書き込むレジスタ７が電子回路ボード１の各々に設けられ、何れの電子回路ボード１に対してアクセスするかを示すアドレスの内の２ビットのベース・アドレス２０１とベース・アドレス・レジスタ３とを、アドレス比較回路４が比較する。 - 特許庁 - The controller 50 supplies the light source 42 with a control pulse signal CS for blinking the light source 42 in a binary state by repeating a pulse sequence pattern consisting of a plurality of bits of a fixed number, each bit of which takes two states of a first level for turning on the light source 42 and a second level for turning off the light source 42.
制御装置５０は、各ビットが光源４２を点灯させる第１レベルと消灯させる第２レベルの２状態を取ることができる一定数の複数ビットから成るパルス列パターンを繰り返すことによって、光源４２を２値状態で明滅させる制御パルス信号ＣＳを光源４２に供給する。 - 特許庁 - A 1-bit signal of serial/parallel converted transmitted data is inputted to a convolutional encoder 2 and is divided into a real part and an imaginary part by a combination of two bits of the output of the convolutional encoder 2 and another signal which is not inputted to the encoder 2, and signal points for sending the real part and the imaginary part are determined independently of each other.
シリアル／パラレル変換した送信データの内、１ビットの信号を畳み込み符号器２に入力し、その出力の２ビットと畳み込み符号器２に入力しなかった他の信号との組み合わせにより、それぞれ実数部・虚数部に分け、それぞれ独立に送出する信号点を決める。 - 特許庁 - To perform a read or a write of a plurality of bytes by one time access even in a memory array constitution in which two bits are accumulated in one memory cell, and to make this memory array usable for every system while increasing the read speed by using a sense amplifier not precharged which is the read system with furthermore high speed.
１メモリセルに２ビットを蓄積するメモリアレイ構成においても、１回のアクセスで複数バイトを読出し又は書込みすることができ、また、さらなる高速読出し方式であるプリチャージしないセンスアンプを使用することで、読出しの高速化とともに、あらゆるシステム用途にこのメモリアレイを使用可能とする。 - 特許庁 - In a method for accessing multi-dimensional array data stored in a memory system using a dynamic type memory device, low level bits in indexes of multi-dimensional array data being at least two-dimensional or above among multi-dimensional array data are uniformly assigned to column addresses showing inner-page addresses of the memory device to generate the memory addresses.
本発明は、ダイナミック型のメモリデバイスを使用したメモリシステム上に格納された多次元配列データにアクセスする方法であって、多次元配列データのうち少なくとも二次元以上のインデクスの下位ビットを、メモリデバイスのページ内アドレスを表すカラムアドレスに均等に割り振ってメモリアドレスを生成する。 - 特許庁 - A memory system 1 has: a NAND flash memory 12 having a plurality of memory cells and capable of recording data of one bit, two bits or more in one memory cell; and a duplex conversion circuit 21 for duplexing by assigning input data to a predetermined threshold level and the other threshold level different from the predetermined threshold level.
メモリシステム１は、複数のメモリセルを有し、１つのメモリセルに１ビット又は２ビット以上のデータを記録することが可能なＮＡＮＤ型フラッシュメモリ１２と、入力データを所定の閾値レベルと、所定の閾値レベルとは異なる別の閾値レベルとに割り当てることにより二重化する二重化変換回路２１とを有する。 - 特許庁 - The circuit board 120 has: three amplifiers 10, 12, and 14 amplifying the potential difference between the two spots; an ADC 24 converting output voltages of these amplifiers into digital data in predetermined bits; and a current detection processing portion 30 detecting the current running through the bus bar 110 based on the digital data to be output from the ADC 24.
回路基板１２０は、２箇所の電位差を増幅する３つの増幅器１０、１２、１４と、これらの増幅器の出力電圧を所定ビット数のデジタルデータに変換するＡＤＣ２４と、ＡＤＣ２４から出力されるデジタルデータに基づいてバスバー１１０を流れる電流を検出する電流検出処理部３０とを搭載している。 - 特許庁 - The quantum computer (1a) includes light supply means (13, 17) for supplying laser beams, a means (11) for generating two-dimensionally a plurality of near field light beams on at least one plane from the laser beams received from the light supply means and the quantum bits (25, 31) formed by trapping atoms respectively in the proximity field light beams.
量子計算機（１ａ）は、レーザ光を供給する光供給手段（１３、１７）と、光供給手段から受けたレーザ光により少なくとも１つの平面上に２次元状に複数の近接場光を発生させる手段（１１）と、各近接場光に原子をトラップすることにより構成された量子ビット（２５、３１）とを備える。 - 特許庁 - This device is provided with a ferroelectric element using the ferroelectric material with an ABO_3 based perovskite structure, and a means which applies an electric field of a plurality of different directions parallel to a two-dimensional plane to the ferroelectric element, wherein by the electric field, first atoms moves in the electric field directions to other atoms to store data of multiple bits.
ＡＢＯ_3 系ペロブスカイト構造を有する強誘電体材料を用いた強誘電体素子と、この強誘電体素子に対して、２次元平面に水平で複数の異なる方向の電界を印加させる手段を具備し、前記電界により、第１の原子が、他の原子に対して、前記電界方向に移動し、多ビットのデータを記憶する。 - 特許庁 - The synchronous memory device is constituted so that writing data proceeds simultaneously in the same direction as the receiving clock and reading data proceeds simultaneously in the same direction as the transmitting clock, also, data bits of the writing data and the reading data are received and transmitted conforming to dual edge transfer in which transfer is performed with a frequency being two times of a receiving clock and a transmitting clock.
同期メモリ装置は、書込みデータが受信クロックと同じ方向に同時的に進行し、読取りデータが送信クロックと同じ方向に同時的に送信するように構成され、且つ、書込みデータおよび読取りデータのデータビットが、受信クロックおよび送信クロックの２倍の周波数で転送されるデュアル・エッジ転送に従って受信および送信される。 - 特許庁 - By recognizing the first two bits of initial data, which has been transferred from a volatile memory 77 to the volatile memory 80 for output via a volatile memory 78 for readout and a comparator circuit 79, as prescribed data immediately after the power has been turned on, failure diagnosis is performed on the volatile memory for output 80.
電源立ち上げ直後に前記不揮発性メモリ７７から読み出し用揮発性メモリ７８および比較回路７９を介して出力用揮発性メモリ８０に移送された初期データの最初の２ビットが所定のデータであることを確認することにより、出力用揮発性メモリ８０の故障診断をする構成としたものである。 - 特許庁 - In a recording system 100, a data series is distributed to plural error correction coders 1-N including at least two error correction codes different in the error corrective ability in one bit or plural bits unit before or after a recording code is modulated, and the distributed bit strings are subjected to the error correction coding by respective error correction codes.
記録系100では、記録符号変調前あるいは後に、データ系列を誤り訂正能力の異なる誤り訂正符号を少なくとも２つ含む複数の誤り訂正符号化器１〜Ｎに１ビットあるいは複数ビット単位で分配し、分配されたビット列に対して各誤り訂正符号による誤り訂正符号化を行う。 - 特許庁 - A sync code SY0 of 32 bits indicating start of a sector consisting of a synchronization signal and user data has two Sync States (Primary Sync State and Secondary Sync State), each Sync State has State 1 or State 2 and State 3 or State 4 in which polarization of recorded data is reversed.
同期信号及びユーザデータからなるセクタの開始を示す３２ビットのシンクコードＳＹ０は、２つのＳｙｎｃ Ｓｔａｔｅ（Ｐｒｉｍａｒｙ Ｓｙｎｃ ＳｔａｔｅとＳｅｃｏｎｄａｒｙ Ｓｙｎｃ Ｓｔａｔｅ）とを有し、各Ｓｙｎｃ Ｓｔａｔｅは、Ｓｔａｔｅ１ ｏｒ Ｓｔａｔｅ２と、その記録データの極性を反転させたＳｔａｔｅ３ ｏｒ Ｓｔａｔｅ４とを有している。 - 特許庁 - Quantization during encoding and de-quantization (sixteen bits) during decoding, via the use of one of three tables selected based on each coefficient's position, have parameter values that already compensate for factors of other transformation multiplications, except for those of a power of two (e.g. 2 or 1/2), which are performed by a shift operation during the transformation and inverse transformation processes.
それぞれの係数の位置に基づいて選択された３つのテーブルの１つを使用した、符号化中の量子化および復号化中の非量子化（１６ビット）は、他の変換乗算の要素を、２の累乗（例えば、２または１／２）の要素を除いて既に補正するパラメータ値を有し、この２の累乗は、変換および逆変換処理中にシフト演算によって実行される。 - 特許庁 - The dummy bit string generation circuit 11 has a Hamming distance detection circuit 12 detecting a Hamming distance between two continuous bits of the serial signal as a first Hamming distance; and a contrary signal generation circuit 13 generating an input bit wherein a Hamming distance from a last bit of the bit string of the dummy serial input signal is a second Hamming distance contrary to the first Hamming distance in succession of the last bit when detecting the first Hamming distance.
ダミービット列生成回路１１は、シリアル入力信号の連続する２ビット間のハミング距離を第１ハミング距離として検出するハミング距離検出回路１２と、第１ハミング距離の検出時に、ダミーシリアル入力信号のビット列の最終ビットからのハミング距離が第１ハミング距離と相反する第２ハミング距離となる入力ビットを最終ビットに続けて生成する相反信号作成回路１３を備える。 - 特許庁
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