「two bits」を含む例文一覧(332)
＜前へ 1 2 3 4 5 6 7 次へ＞- The encoding part generates the redundant bit stream so that each of bits contained in the redundant bit stream can also be functioned as a parity bit for one of divided information bit streams being bit streams constituted of a plurality of continuous bits in the information bit streams resulting from dividing the information bit stream into two or more.
符号化部は、冗長ビット列に含まれる少なくとも１つのビットのそれぞれが、情報ビット列を複数に分割したビット列であって情報ビット列における連続した複数のビットにより構成されるビット列である分割情報ビット列の１つに対するパリティビットとしても機能するように、冗長ビット列を生成する。 - 特許庁 - The resist on a glass master disk is exposed by using ≥2 laser beam spots in making the stamper for an optical recording medium, by which the marks and/or bits formed in the segments where the positions equivalent to each other between the adjacent two tracks are the marks with each other or the bits with each other are formed to a continuous shape no having a bounding between the tracks.
光記録媒体のスタンパ作製時に、ガラス原盤上のレジストを２つ以上のレーザー光スポットを使用して露光することにより、隣接する２トラック間で互いに等価の位置がマークどうし又はピットどうしとなる部分では、形成されるマーク及び／又はピットをトラック間の境界が無く連続した形状とする。 - 特許庁 - In a data determination circuit 20 having pipeline A/D conversion circuits 601 and 602, in accordance with a determination result output from pipeline stages 602 (first stage, second stage) of at least two higher bits of the pipeline A/D conversion circuit, the pipeline A/D conversion circuit stops the operation of pipeline stages 602 (third stage, ..., Nth stage) of subsequent lower bits.
パイプライン型Ａ／Ｄ変換回路６０１，６０２を有するデータ判定回路２０であって、前記パイプライン型Ａ／Ｄ変換回路は、該パイプライン型Ａ／Ｄ変換回路における少なくとも上位２ビットのパイプラインステージ６０２（1st stage, 2nd stage）から出力される判定結果に応じて、それよりも下位ビットのパイプラインステージ６０２（3rd stage, …， Nth stage）の動作を停止する。 - 特許庁 - A product sum operation part uses respective bit slices for the retrieval of a ROM table, obtains the partial sum of product sum operation in each bit slice as a retrieved result and adds respective partial sums, so that the sum of products can be executed basically by the addition of two bits.
積和演算部は、ビットスライス入力をＲＯＭテーブルの検索に用い検索結果としてビットスライス単位の積和演算の部分和を得、これを加算することになるので、基本的に２ビットの加算で積和が行われる。 - 特許庁 - The double quantum bits expressed by the state of electrical discharging of two Cooper's pair box are combined with a single electron transistor to detect the shift of gate voltage due to current flowing through the transistor according to the state of the electrical discharge.
２つのクーパー対箱の電荷状態によってあらわされる二重量子ビットを単電子トランジスタに結合して、当該単電子トランジスタに、電荷状態に応じて流れる電流によるゲート電圧のシフトを検出する。 - 特許庁 - In a 2nd display mode wherein the number of gradations is reduced to two as compared with a 1st multi-gradation display mode, a memory controller of a signal control circuit that the display device has eliminates writing of a digital video signal of the low-order bits to a memory.
多階調の第１の表示モードに対して、階調数を２階調とした第２の表示モードでは、表示装置が有する信号制御回路のメモリコントローラによって、メモリへの下位ビットのデジタルビデオ信号の書き込みを無くす。 - 特許庁 - Then Lo/Hi decision on potential levels at connection points between the constant-current sources 320 to 323 and transistors N20 to N23 are made, and decision signals thereof are encoded by an encoder 35 to output signals D3 and D2 of high-order two bits.
定電流源３２０〜３２３とトランジスタＮ２０〜Ｎ２３との接続点の電位レベルがＬｏ／Ｈｉ判定され、その判定信号がエンコーダ３５によりエンコードされ、上位２ビット分の信号Ｄ３，Ｄ２が出力される。 - 特許庁 - Thereby, when refreshing is performed for all the blocks using the same address bits X9, X10, X11, and X12, end mat rows can be prevented from being activated in two blocks or more.
これにより、同一のアドレスビットＸ９，Ｘ１０，Ｘ１１及びＸ１２を使用して、全ブロックに対して同時にリフレッシュ動作を実行したときに、２以上のブロックで、同時に端マット行が活性化されることを避けることができる。 - 特許庁 - Differently from a 1st display mode of multiple gradations, a memory controller of a signal control circuit which the display device has eliminates writing of a digital video signal of the low rank bits to a memory in a 2nd display mode of two gradations.
多階調の第１の表示モードに対して、階調数を２階調とした第２の表示モードでは、表示装置が有する信号制御回路のメモリコントローラによって、メモリへの下位ビットのデジタルビデオ信号の書き込みを無くす。 - 特許庁 - Memory cells are arranged so that data of one bit is stored by memory cells (MC1, MC2) of two bits, a plate electrode (CP) of a memory cell capacitor and a gate electrode (WL0-WL3) of a memory cell transistor are formed by the same manufacturing process.
２ビットのメモリセル（ＭＣ１，ＭＣ２）で１ビットのデータを記憶するようにメモリセルを配置し、メモリセルキャパシタのセルプレート電極（ＣＰ）とメモリセルトランジスタのゲート電極（ＷＬ０−ＷＬ３）を同一製造工程で形成する。 - 特許庁 - The gate- insulating film 2 discretely including the trap has a discrete trap for storing information charge, carriers can be locally injected, and one memory cell forms a multi-storage cell for accumulating information of at least two bits.
離散的にトラップを含むゲート絶縁膜２は情報電荷を蓄えるための離散的トラップを持ち、局所的なキャリアの注入が可能であり、１個のメモリセルは少なくとも２ビット分の情報を蓄積するマルチストーレッジセルを成す。 - 特許庁 - A setting value in one-bit or two-bits is stored in the delay setting register 16, and the first edge point is delayed by 1/2, 1/4, 2/4, or 3/4 clock period in response to the setting value.
遅延設定レジスタ１６に１ビット又は２ビットの設定値を記憶させ、この設定値に応じて、１／２クロック周期だけ第１のエッジ点を遅延させたり、１／４、２／４、３／４クロック周期だけ第１のエッジ点を遅延させる。 - 特許庁 - Audio signals A of the two-channels or multichannels relating to the same audio data sources are selectively inputted to an analog-to-digital converter 1, are subjected to analog-to-digital conversion by the different numbers of sampling frequencies and the numbers of quantization bits and are recorded to a disk.
Ａ／Ｄ変換器１には同じオーディオソースに関する２チャネル又はマルチチャネルのオーディオ信号Ａが選択的に入力されて、異なるサンプリング周波数と量子化ビット数でＡ／Ｄ変換されてディスクに記録される。 - 特許庁 - To reduce power required for programming or erasing a memory and to achieve a small pitch at a high density by providing a nonvolatile flash memory capable of saving two bits per cell in one NAND array.
1つのＮＡＮＤアレイにおいてセルあたり２つビットを保存することが可能な不揮発性フラッシュメモリを提供することによって、メモリをプログラミングあるいは消去するのに必要な電力を低減し、高密度で小さなピッチを達成する。 - 特許庁 - The image forming apparatus compares respective pixel data for each combination of two consecutive lines for each N line in image data and determines the combination of lines, having a large number of pixel data with the number of bits matching, as an object for correction of magnification.
画像形成装置は、画像データにおけるＮラインごとに、連続する２つのラインの組み合わせごとに各画素データを比較し、ビット数が一致する画素データの数が多いラインの組み合わせを、倍率補正の対象として決定する。 - 特許庁 - Then, the DSV controller 44 adds the second subsequent value DSVm to the cumulative DSVs to the previous DSV adjustment bit in processing of the antecedent code word when the subsequent code word includes two DSV adjustment bits.
そして、ＤＳＶコントローラ４４は、後続コードワードが２つのＤＳＶ調整ビットを含む場合には先行コードワードの処理において直前のＤＳＶ調整ビットまでの累積的なＤＳＶに第２後続値ＤＳＶｍを加算する。 - 特許庁 - The optical recording medium is made from the photosensitive material which forms either recessed or projecting parts depending on the intensity of the light, and has recording bits of two or more different shapes formed thereon by the light whose intensity is controlled.
照射光強度に依存して凹部又は凸部を形成する感光材料を用いて構成され、強度を制御された照射光によって二通り以上の形状の異なる記録ビットを形成した光記録媒体。 - 特許庁 - A discriminating section 13 is constituted of two bits comparators 14a, 14b and a discriminating circuit 15, and discriminates whether inputted write-in address data WA, read-out address data RA are data specifying inside of a storage region or not.
判定部１３は、２ビット比較器１４ａ、１４ｂ及び判定回路１５で構成され、入力された書き込みアドレスデータＷＡ、読み出しアドレスデータＲＡが記憶領域内を指定するものであるか否かを判定する。 - 特許庁 - A setting value in one or two bits is stored to the delay setting register 16, the 1st edge point is delayed by a half clock period in response to this setting value or the 1st edge point is delayed by 1/4, 2/4, or 3/4 clock period.
遅延設定レジスタ１６に１ビット又は２ビットの設定値を記憶させ、この設定値に応じて、１／２クロック周期だけ第１のエッジ点を遅延させたり、１／４、２／４、３／４クロック周期だけ第１のエッジ点を遅延させる。 - 特許庁 - A two channel or multi-channel audio signal A relating to the same audio source is inputted selectively to an A/D converter 1, the inputted signal A is subjected to A/D conversion by using different sampling frequencies and the number of quantization bits, and the converted signal is recorded on a disk.
Ａ／Ｄ変換器１には同じオーディオソースに関する２チャネル又はマルチチャネルのオーディオ信号Ａが選択的に入力されて、異なるサンプリング周波数と量子化ビット数でＡ／Ｄ変換されてディスクに記録される。 - 特許庁 - The 4-ary algorithm simultaneously encodes respective j=∞ Fibonacci codes in the odd and even interleaves of the input word such that the two bit-sequences formed by respective corresponding bits of the succession of output symbols are range-limited codewords.
一連の出力記号の各々の対応するビットにより形成された２つのビット・シーケンスが範囲限定済みのコードワードになるよう、入力ワードの奇数および偶数インターリーブにおける各々のｊ＝∞フィボナッチ・コードを同時にエンコードする。 - 特許庁 - Respective audio analog signals of stereo two channels are converted into one-bit stream data having sampling frequencies fs=32×44.1 kHz/48×44.1 kHz/64×44.1 kHz and quantization bit numbers =16/20/24 bits expressed in terms of PCM.
ステレオ２チャネルの各オーディオアナログ信号は、ＰＣＭ換算でサンプリング周波数ｆｓ＝３２×４４．１ｋＨｚ／４８×４４．１ｋＨｚ／６４×４４．１ｋＨｚ、量子化ビット数＝１６／２０／２４ビットの１ビットストリームデータに変換される。 - 特許庁 - A N+1 bit error detecting circuit 14A outputs a signal indicating that it is test-NG (defective products) when total of the number of error bits n1, n2 detected by the ECC circuit 12A at the time of read-out of two times exceeds N.
Ｎ＋１ビットエラー検知回路１４Ａは、２度の読み出し時にＥＣＣ回路１２Ａにより検出されたエラービット数ｎ１，ｎ２の合計がＮを越えるとき、テストＮＧ（不良品）であることを示す信号を出力する。 - 特許庁 - The controller 50 supplies the light source 42 with a control pulse signal CS for flickering the light source 42 in two-level state by repeating a pulse sequence pattern consisting of a plurality of bits of a fixed number, each bit of which can take two states of a first level for lighting the light source 42 and a second level for unlighting the light source 42.
制御装置５０は、各ビットが光源４２を点灯させる第１レベルと消灯させる第２レベルの２状態を取ることができる一定数の複数ビットから成るパルス列パターンを繰り返すことによって、光源４２を２値状態で明滅させる制御パルス信号ＣＳを光源４２に供給する。 - 特許庁 - While a first signal train comprising the data bit group of two or more digits indicating the rotation angle of a detection object outputted from the absolute encoder is changed in either increasing or decreasing direction, when the bits of the lower orders are not changed while the N-th bit of the signal train is changed for two or more times, the abnormality is judged.
アブソリュートエンコーダから出力される検出対象の回転角度を表す複数桁のデータビット群からなる第１の信号列が増減いずれかの一方向に変化しているときに、この信号列のＮビット目が２回以上変化する間に、それより下位のビットに変化がなければ、異常と判定する。 - 特許庁 - On receipt of n-bit coded data I redundantly resulting from one-bit input data, where n is an integer greater than three, (n-1) two-bit check sections 210_0-210_(n-2) each output two-bit check data based on the result of comparison between correspondingly different bits of the coded data I.
（ｎ−１）個（ただし、ｎは４以上の整数）の２ビット検査部２１０＿０〜２１０＿（ｎ−２）のそれぞれは、１ビットの入力データを冗長化して得られたｎビットの符号化データＩの入力を受け、符号化データＩにおけるそれぞれ異なるビット同士の比較結果に基づく２ビット検査データを出力する。 - 特許庁 - A source circuit 10 relegates the predetermined number of respective bits given to express unit information as digital data to either of at least two or more groups by unit information to convert digital data consisting of one or more bits relegated by groups into analog data by D/A converters 12 and 13 for respective transmission.
データ伝送システムにおいて、ソース回路１０は、単位情報をディジタルデータとして表現するように付与される所定数のビットのそれぞれを、単位情報毎に、少なくとも２つ以上のグループのいずれかに帰属させ、グループ毎に帰属させられた１又は複数のビットからなるディジタルデータを、それぞれ、Ｄ／Ａコンバータ１２，１３によってアナログデータに変換して伝送する。 - 特許庁 - This circuit consists of a depuncture 103 which depunctures data having two-dimensional (m) values, a Viterbi decoder 104 which decodes the depunctured data, a differential postocoder 105 which performs differential decoding for encoded bits after the Viterbi decoding, a puncture 107 which performs punctured encoding for data including information on Viterbi decoded unencoded bits, and a QAM demapper 108 which demaps the data after the punctured encoding.
２次元ｍ値のデータをデパンクチャーするデパンクチャー１０３と、デパンクチャーされたデータをビタビ復号するビタビデコーダ１０４と、ビタビ復号された符号化ビットを差動復号するディファレンシャルポストコーダ１０５と、ビタビ復号された非符号化ビットの情報を含むデータをパンクチャド符号化するパンクチャー１０７と、パンクチャド符号化されたデータをデマッピングするＱＡＭデマッパー１０８とで構成した。 - 特許庁 - In the unnecessary buried pipe filling method, two-place working pits 15, 15 are formed at separate position road surfaces, and both ends of an unnecessary buried tube 2 exposed at each working bits 15, 15 are sealed by an injection side flange 3 and stopper-attached flange 4.
この不用埋設管充填工法では、離れた位置の路面に２箇所の作業用坑１５，１５が形成され、各作業用坑１５，１５に露出した不用埋設管２の両端が注入側フランジ３とストッパ付きフランジ４で封止されている。 - 特許庁 - To more improve the accuracy of calculation as compared with conventional methods by allocating more bits to a decimal part of a coefficient of which the dynamic range is small in the case of performing the orthogonal transformation/inverse orthogonal transformation of two-dimensional input data consisting of n×n elements by using one-dimensional orthogonal transformation.
１次元直交変換を用いてｎ×ｎ要素の２次元入力データを直交変換／逆直交変換する際に、ダイナミックレンジの小さな係数には、より多くのビットを小数部に割り当て、従来よりも演算精度を高くする。 - 特許庁 - The first probability value is obtained by adding the value of each symbol of a modulation alphabet including the same first bit value in the same bit position of the symbol according to an overall probability density function, where each symbol of the modulation alphabet represents at least two bits.
第１の確率値は、シンボルの同じビット位置に同じ第１のビット値を含む変調アルファベットの各シンボルの全体的な確率密度関数に応じた値を加算することにより得られ、変調アルファベットの各シンボルは少なくとも２ビットを表す。 - 特許庁 - To provide a highly reliable semiconductor memory device such as an NROM having a memory capacity of two or more bits for one device, by ensuring a large reading window as a difference in current between a written state and a deletion state.
書込み状態と消去状態の読出し電流の差である読み出しウィンドウを大きくとることができて、１デバイスにつき２ビット以上の記憶容量を有する信頼性の高いＮＲＯＭ等の半導体記憶装置を提供する。 - 特許庁 - Multiple gradations may be realized by allocating three kinds of analog voltages (1st voltage V41, 2nd voltage V42, and 3rd voltage level V43) which are different in voltage level to the respective bits of the two-bit driving data as shown in Fig. (b).
図４（ｂ）に示したように，２ビット駆動データの各ビットに対して，電圧レベルの異なる３種類のアナログ電圧（第１電圧レベルＶ４１，第２電圧レベルＶ４２，第３電圧レベルＶ４３）を割り当てて，多階調を実現するようにしてもよい。 - 特許庁 - To provide a semiconductor non-volatile storage element and its manufacturing method for suppressing the deterioration of read currents due to bit interference in a semiconductor non-volatile storage element for storing two bits at the physically separated places of one element.
１つの素子の物理的に離れた場所に２ビットを記憶させる半導体不揮発性記憶素子において、ビット干渉による読み出し電流の低下を抑制し得る半導体不揮発性記憶素子およびその製造方法を提供する。 - 特許庁 - Even when information of (n) bits is stored, always only two latching circuits consisting of one latching circuit for storing write-in data and one latch circuit for storing a result obtained by preliminarily reading whether or not the cell is higher than Ai+1 are used.
ｎビットの情報を記憶する場合でも常に、書き込みデータを記憶するための１つのラッチ回路と、Ａｉ＋１より高いセルかどうか予備リードを行ない、この結果を記憶するための１つのラッチ回路の合計２つのラッチ回路のみとなる。 - 特許庁 - Then, information indicating a kind of error is, for example, information in which whether difference of the path memories between the disappearance path and the survival path is a shift error being different by only one bit or not, or whether the difference is the shortest mark shift error being different by two bits or not.
ここで、誤りの種類を示す情報とは、たとえば、消滅パスと生き残りパスのパスメモリの違いが、１ビットだけ異なるようなシフトエラーであるか否か、あるいは、２ビット異なる最短マークシフトのエラーであるか否か、の情報である。 - 特許庁 - The two signal lines of the M/2 bit signal line bits are wired so that the number of the signal lines is reduced as the signal lines recede from the respective start points and the remaining signal lines are biassed along with this to be shifted closer to the array of the heater element.
当該２つのＭ／２ビットの信号線ビットの信号線を、それぞれの始点から遠ざかるに従って数を減じて行き、これに伴って残余の信号線が偏倚して発熱素子の配列に近くづいてゆくよう配線する。 - 特許庁 - Two conical bits 25 having a plurality of tapered faces 25a to 25d continuous with a second spoke 24 crossing the first spoke 22 orthogonally and formed like truncated cones are arranged, and either of them is arranged so that an end part corresponds to a target digging diameter.
第１スポーク22に対し直交する第２スポーク24に連続した複数のテーパ面25ａ〜25ｄを有する円錐台状に形成された２個の円錐ビット25を配置し且つ少なくとも一方を端部が目的の掘削径に対応するように配置する。 - 特許庁 - According to a select signal SEL, the settings of the selectors 30a to 30f are switched and the code bits M1 to M6 are rearrayed to generate two kind of address signals A0 to A5 for gaining memory access in mutually different order.
そして、選択信号ＳＥＬに従って、各セレクタ３０ａ〜３０ｆの設定を切り替え、符号ビットＭ１〜Ｍ６の配列を入れ替えることにより、互いに異なった順序でメモリアクセスを行う２種類のアドレス信号Ａ０〜Ａ５を生成する。 - 特許庁 - Moreover, a timing signal regulating a precharge period corresponding to a gradation voltage level is generated in the timing generating circuit 60 on the basis of the upper two bits of a data signal and the switch control circuit 50 controls the switch of the output circuit 10 in this timing.
また、データ信号の上位２ビットに基づいて、タイミング発生回路６０にて階調電圧レベルに応じたプリチャージ期間を規制するタイミング信号を生成し、スイッチ制御回路５０にて、このタイミングで、出力回路１０のスイッチを制御する。 - 特許庁 - The transmitter includes a puncturing part (20) for puncturing two continuous bits over two code sequences with respect to the successively generated code sequences, based on an information sequence; and a modulation mapping part (30) for performing mapping for modulation, with respect to a bit string which is obtained by puncturing by the puncturing part (20).
本発明にかかる送信装置は、情報系列に基づいて順次生成される符号系列に対して、２つの符号系列に跨った連続する２ビットをパンクチャリングするパンクチャリング部（２０）と、パンクチャリング部（２０）がパンクチャリングを実行して得られたビット列に対して変調のためのマッピングを行う変調マッピング部（３０）と、を備える。 - 特許庁 - The imaging apparatus includes a plurality of subsets of photosensors, each photosensor including one line for receiving a integration control signal for changing the integration state of a selected subset of the photosensors and also including at least two lines for receiving a selection signal having at least two parallel bits and identifying the selected subset of the photosensors.
光センサの複数のサブセットと、光センサの選択されたサブセットの蓄積状態を変化させる蓄積制御信号を受け取るための少なくとも１つのラインと、少なくとも２つのパラレル・ビットを有し、光センサの前記選択されたサブセットを識別する選択信号を受け取るための少なくとも２つのラインと、を備えるイメージング装置である。 - 特許庁 - The duplication is performed in a manner that for multi-state memory system employing a two-pass programming technique for successively programming the multi-bits of the same set of memory cells, any programming error in the second pass will not corrupt the data established by the first pass.
メモリセルの同一のセットのマルチビットを順次にプログラムするための２パスプログラミング手法を使用する多状態メモリシステムについて、第１のパスによって確立されたデータが第２のパスにおけるいかなるプログラミングエラーによっても破損されないように、複製が行われる。 - 特許庁 - In a second precharging period after the first precharging period, the first precharging circuit supplies one of a high-potential-side source voltage, a low-potential-side source voltage, and the first precharging voltage to the output line based upon data of the high-order two bits of the gray scale data.
該第１のプリチャージ期間後の第２のプリチャージ期間に、第１のプリチャージ回路が階調データの上位２ビットのデータに基づいて高電位側の電源電圧、低電位側の電源電圧及び第１のプリチャージ電圧のいずれかを出力線に供給する。 - 特許庁 - To prevent underflow, wherein an input to a buffer does not catch up with an output from the buffer, a transmit pointer is forced to wait at a current end-of-line symbol to transmit fill bits until there are at least two end-of-line symbols stored in the buffer.
バッファへの入力がバッファからの出力に追いつかなくなるアンダーフローを防止するため、今回の行の行末記号の場所で伝送ポインタを強制的に待機させ、バッファに少なくとも２個の行末記号が記憶されるまで、フィルビットを伝送する。 - 特許庁 - In the addition-based calculation, when the last two figures of bits in the multiplication are 1, 0, addition for the multiplicand is performed, while when they are 1, 1, subtraction for the multiplicand is performed while shifting to the subtraction-based calculation.
ここで、加算基調の演算では、乗数におけるビットの数値が下桁側から順に１、０となる場合に被乗数に係る加算を行い、下桁側から順に１、１となる場合に減算基調の演算に移行しつつ被乗数に係る減算を行う。 - 特許庁 - The dummy packet contains two bits of information to identify the PC-DTV board 3, one is encrypted by a PC-DTV encryption key, and the other is encrypted by an analyzer encryption key intrinsic to the analyzer of the replaced and encrypted data stream.
ダミーパケットには、ＰＣ−ＤＴＶボード３を識別する情報が２個含まれており、一方はＰＣ−ＤＴＶ用暗号鍵で暗号化されており、他方は、置換済み暗号化データストリームの解析者に固有の解析者用暗号鍵で暗号化されている。 - 特許庁 - To solve such a problem that read and write cycles of a memory cell takes double time when a memory cell in which two bits/cell is stored is used and to provide a peripheral control circuit having memory array constitution in which area can be reduced.
１メモリセルに２ビットを蓄積するメモリアレイ構成においても、１回のアクセスで複数バイトを読出し又は書込みすることができ、また、さらなる高速読出し方式であるプリチャージしないセンスアンプを使用することで、読出しの高速化とともに、あらゆるシステム用途にこのメモリアレイを使用可能とする。 - 特許庁 - The HDTV signal and the SDTV signal are multiplexed with each other by substituting the SDTV signal obtained by converting the lower two bits of 10-bit data corresponding to one pixel of the HDTV signal into the data string of the 2-bit series for the HDTV signal through a delay part 4, a 2-bit frame generation part 7 and a mixing part 7.
遅延部４、２ビットフレーム生成部７及びミックス部７により、ＨＤＴＶ信号の１画素に対応する１０ビットのデータの下位２ビットを、２ビット系列のデータ列に変換したＳＤＴＶ信号に置き換えることのより、ＨＤＴＶ信号と、ＳＤＴＶ信号とを多重化する。 - 特許庁 - In the subtraction-based calculation, when the last two figures of bits in a sign extension multiplier are 0, 1, subtraction for the multiplicand is performed, while when they are 0, 0, addition for the multiplicand is performed while shifting to the addition-based calculation.
また、減算基調の演算では、符号拡張乗数におけるビットの数値が下桁側から順に０、１となる場合に被乗数に係る減算を行い、下桁側から順に０、０となる場合に加算基調の演算に移行しつつ被乗数に係る加算を行う。 - 特許庁
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