gate delay timeとは 意味・読み方・使い方

To provide a gate drive circuit capable of reducing variations in a transmission delay time of a gate drive signal.例文帳に追加

ゲート駆動信号の伝達遅延時間のばらつきを低減することができるゲート駆動回路を提供する。 - 特許庁

Except a time when performing an IO propagation delay test, a transmission gate 8 is turned on while a transmission gate 10 is turned off.例文帳に追加

ＩＯ伝搬遅延試験時以外の時は、トランスミッションゲート８をＯＮ、トランスミッションゲート１０をＯＦＦとする。 - 特許庁

To provide a technology of remarkably reducing dispersion in signal delay times without changing the delay time while suppressing increase in a gate cell size.例文帳に追加

ゲートセルサイズの増加を抑えながら遅延時間を変えることなく、信号の遅延時間のばらつきを大幅に低減する。 - 特許庁

A gate circuit 3 outputs a pulse having the time width corresponding to a delay time of a delay circuit 2 from rise of a clock pulse CLK generated in a microcomputer 11.例文帳に追加

ゲート回路３はマイコン１１で発生するクロックパルスＣＬＫの立ち上がりから遅延回路２の遅延時間に相当する時間幅のパルスを出力する。 - 特許庁

To provide a decoder which communicates with a turbo-code encoder, and reduces a delay time and a gate size.例文帳に追加

ターボ符号の符号器と通信する復号器で、遅延時間を減らし、ゲート規模を縮小する。 - 特許庁

A calculation part 201 extends the delay time when the gate clogging determination part 203 determines the occurrence of the clogging, and shortens the delay time when the delay time shortening determination part 204 determines that the delay time is shortened.例文帳に追加

演算部２０１は、ゲート噛み込み判定部２０３で噛み込みが発生していると判定されれば、前記遅延時間を延長し、遅延時間短縮判定部２０４で前記遅延時間が短縮可能であると判定されれば、当該遅延時間を短縮する。 - 特許庁

A writing pulse generation circuit 1 consisting of a delay buffer 103, an OR gate 202, a delay buffer 104, and an OR gate 203 is prepared and the delay time D of each of the delay buffers 103, 104 is set up to a prescribed value larger than the data holding time of the storage element 4 and considering the delay amounts of respective wiring parts and elements.例文帳に追加

ディレイバッファ１０３，ＯＲゲート２０２，ディレイバッファ１０４，ＯＲゲート２０３からなるライトパルス生成回路１を設け、ディレイバッファ１０３，１０４のそれぞれの遅延時間Ｄを記憶素子４のデータホールドタイムより大きく、然も、各部の配線及び素子における遅延量を考慮した所定値に設定する。 - 特許庁

Further, the control circuit 9 drives the gate line GL during the second period after driving the gate line GL during the first period by a time delay equivalent to several gate lines.例文帳に追加

制御回路９は、第２期間における各ゲートラインＧＬの駆動を前記第１期間における同ゲートラインＧＬの駆動から複数のゲートライン分遅れて生じさせる。 - 特許庁