「Cell Line」を含む例文一覧(2917)
＜前へ 1 2 .... 45 46 47 48 49 50 51 52 53 .... 58 59 次へ＞- In the separator material for the fuel cell, the Au layer or the Au alloy layer is formed on the surface of a Ti base material, and center line average roughness on the surface of the Au layer or the Au alloy layer is 0.2 μm or less.
Ｔｉ基材の表面にＡｕ層又はＡｕ合金層が形成され、Ａｕ層又はＡｕ合金層の表面の中心線平均粗さが０．２μｍ以下である燃料電池用セパレータ材料である。 - 特許庁 - When programming memory cells in a memory cell array built in the virtually grounded array structure, a controller 100 controls to program in parallel for two memory cells whose gate electrodes are connected to the same word line.
仮想接地アレイ構造により構成されたメモリセルアレイ内のメモリセルをプログラムする際、制御部１００は、同一のワード線にゲート電極が接続された２つのメモリセルに並列にプログラムを行うように制御する。 - 特許庁 - Subsequently, by repeatedly subculturing the remaining cells for examining the differentiation potential, a mutant cell line differentiating into astrocyte-like cells was fortuitously obtained by culturing in a medium containing an astrocyte-conditioned medium.
その後、残存する細胞について継代を繰り返しながら分化能を検討したところ、アストロサイト馴化培地を含む培地で培養することによりアストロサイト様細胞に分化する突然変異細胞株が偶発的に得られた。 - 特許庁 - First and second memory cells 1 and 2, which are arranged adjacent to each other in the direction of a paired bit line interconnection layer 15, have an asymmetrical layout in the same direction, and form a single memory cell group.
ビット線対配線層１５に沿う方向に隣接して配置される第１，第２のメモリセル１，２がその方向に非対称のレイアウトを有しており、この第１，第２のメモリセル１，２で一つのメモリセル群を形成する。 - 特許庁 - Therefore, in an extended direction of bit line BL, arranging interval of memory cells MC in the memory cell array 110 to 116 can be narrowed, thereby providing a ferroelectric memory device with high density integration.
従って、ビット線ＢＬの延在方向において、メモリセルアレイ１１０〜１１６におけるメモリセルＭＣの配置間隔を狭くすることができるので、集積度が高い強誘電体メモリ装置を提供することができる。 - 特許庁 - A refreshing section 262 reduces the potential VWL of each word line WLBj to Vc with a fixed period Ts, at the same time, reduces a gate potential Vg of a PMOS transistor 252 in the monitor cell 250 with the prescribed depth (amplitude).
リフレッシュ部２６２は、各ワード線ＷＬＢjの電位Ｖ_WLを一定周期ＴsでＶcまで立ち下げ、これと同時にモニタセル２５０におけるＰＭＯＳトランジスタ２５２のゲート電位Ｖgを所定の深さ（振幅）で立ち下げる。 - 特許庁 - To provide a flash memory element which is effective for preventing interference between adjacent cells by executing a program operation in a unit of word line and programming the cell sharing the same word lines, and to provide a programming method thereof.
ワードライン単位でプログラム動作を実施して、同一ワードラインを共有するのセルをプログラムすることにより、隣接するセル間での干渉防止に有効なフラッシュメモリ素子とそのプログラム方法を提供する。 - 特許庁 - Also, the aspect ratio of the block is changed, the block position is changed, and a cell line is changed, so that the decoupling capacitance can be easily created at the most effective insertion position.
また、ブロックの縦横比すなわちアスペクト比を代えたり、ブロック位置を変えたり、セルラインを変更したりすることにより、最も効果高い挿入位置にデカップリング容量を容易に生成するようにしたことを特徴とする。 - 特許庁 - Source potential connection transistors 12 for supplying a source control potential from a source potential interconnect line 13 to a source node are arranged while being distributed in a memory cell array 1, and a source potential control circuit 5 is arranged in a row decoder block 2.
ソース電位配線１３からソース制御電位をソースノードに供給するソース電位接続トランジスタ１２をメモリセルアレイ１内に分散配置し、ソース電位制御回路５はロウデコーダブロック２内に配置する。 - 特許庁 - As its result, power consumption can be reduced because the useless leakage current flowing into the memory cell, not chosen as the access object, can be reduced compared with the conventional circuit which precharges all the bit line pairs at the supply voltage across the board.
その結果、全てのビット線対を一律に電源電圧にプリチャージする従来の回路と比較して、非アクセス対象のメモリセルに流れる無駄なリーク電流を減らせるため、消費電力を削減できる。 - 特許庁 - In the vicinity of a terminal portion of the power supply wiring 90 side, the write digit line WDL has a reinforcing portion 95 in which a cross sectional area is increased compared to a stationary portion 93 corresponding to a position where an MTJ memory cell is disposed.
ライトディジット線ＷＤＬは、電源配線９０側の末端付近に、ＭＴＪメモリセルの配置位置に対応する定常部分９３と比較して断面積を増大ざせた強化部分９５を有する。 - 特許庁 - The refrigerator 1, a personal computer 20 of the store 2, a personal computer 30 of the service providing company 3 and the cell phone 4 possessed by the user P are connected through a communication line 5 so as to transmit/receive a variety of information.
冷蔵庫１と商店２のパソコン２０とサービス提供会社３のパソコン３０と利用者Ｐの所持する携帯電話機４とを通信回線５を介して各種の情報を送受信するように接続する。 - 特許庁 - In the first operation, a bit line to which a nonvolatile memory cell which is made an on-state by applying first voltage in which read is performed in read operation and made non-selection, to a plurality of word lines is connected, is detected.
第１動作では、読出し動作において読出し非選択とする第１電圧を複数のワード線に印加することによってオン状態にされる不揮発性メモリセルが接続するビット線を検出する。 - 特許庁 - This cell line derived from established periodontal membrane is applicable to the study of the interaction between various cells existing in the periodontal membrane, the development of medicaments for dental diseases including periodontosis and implant materials for the teeth and bones, etc., therefore being useful.
得られた株化歯根膜由来の細胞は、歯根膜の存在する様々な細胞相互の作用の研究、歯周病などの歯疾患用の薬物、歯・骨インプラント材開発などに利用でき有用である。 - 特許庁 - Furthermore, output of a holding means 2 to which at least two, of different color components, of the plurality of pixels of a fundamental cell 10 are connected, is connected to one common output line 12 via a selection means 4.
また、基本セル１０の複数の画素のうち少なくとも２つの異なる色成分の画素が接続された保持手段２の出力を選択手段４を介して一つの共通出力線１２に接続する。 - 特許庁 - Then, the hardened lead L like a straight line is divided by cutting at a specified length, and they are supplied to the welding position of a solar cell P that is transferred to the setting position through a receiving base 6 and a suction device 7.
この後、直線状に硬化して設定長さに切断されたリードが、受け台装置６および吸着装置７を介して設定位置に搬送された太陽電池セルＰの溶着位置に供給される。 - 特許庁 - When an unguaranteed band connection C1 and a guaranteed band connection C2 are multiplexed on a transmission line L3, an ATM switch (ATM-SW) discards the cell of the connection C1 by an amount exceeding the transmission capacity.
ＡＴＭスイッチ（ＡＴＭ−ＳＷ）は、帯域非保証型のコネクションＣ１と帯域保証型のコネクションＣ２とを伝送路Ｌ３へ多重する際に、伝送容量を超える分、コネクションＣ１のセルを廃棄する。 - 特許庁 - To provide an LSI for suppressing an increase in layout area caused by a word line keeper circuit added so as to reduce power consumption during stand-by by executing power supply separation between a memory cell array part and a peripheral circuit part.
メモリセルアレイ部と周辺回路部との電源分離を実施して待機時の消費電力を削減するために付加するワード線キーパー回路によるレイアウト面積の増加を抑制することが可能なLSI を提供する。 - 特許庁 - Further, by changing the aspect ratio of the block, changing the block position or changing the cell line, the decoupling capacitance can be easily created at the most efficient inserting position.
また、ブロックの縦横比すなわちアスペクト比を代えたり、ブロック位置を変えたり、セルラインを変更したりすることにより、最も効果高い挿入位置にデカップリング容量を容易に生成するようにしたことを特徴とする。 - 特許庁 - For example, for a memory cell 3(1, p) of address 1, sources of the NMOS transistors 11(1, p), 12(1, p) of which the gates are connected to the search bus SB(p) or XBP(p) are connected to a match line ML0 of address 0.
例えば、１番地のメモリセル３（１、ｐ）については、ゲートがサーチバスＳＢ（ｐ）又はＸＳＢ（ｐ）に接続されているＮＭＯＳトランジスタ１１（１、ｐ）、１２（１、ｐ）のソースを０番地のマッチラインＭＬ０に接続する。 - 特許庁 - To prevent the decomposition of a test solution and to reduce noise in a base line regarding a liquid chromatographic device and a flow cell having a mechanism for stabilizing the temperature of a filled test solution.
本発明は注入される被検液の温度を安定化させる機構を有した液体クロマトグラフィ装置及びフローセルに関し、被検液の変質防止とベースラインにおけるノイズ低減を共に図ることを課題とする。 - 特許庁 - The phase change memory device is provided further with a plurality of discharge circuits discharging voltage of the local bit lines, and the discharge circuit is connected alternately to a corresponding local bit line at the upper end and the lower end of the memory cell block.
相変化メモリ装置は、ローカルビットラインの電圧を放電させる複数個の放電回路をさらに備え、放電回路は、メモリセルブロックの上端及び下端で対応するローカルビットラインに交互に連結される。 - 特許庁 - In terminal interface parts 21a to 23a, data from terminals are received by terminal side line interfacing parts 211, then subsequently the cells made by cell assembling/disassembling parts 28a and directly transmitted to a priority control part 242a.
端末インターフェース部２１ａ〜２３ａにおいて、端末からのデータは、端末側回線インタフェース部２１１で受信された後、セル組立/分解部２８ａでセル化され、優先制御部２４２ａに直接送信される。 - 特許庁 - To provide a fuel cell system capable of appropriately controlling a flow rate in a pipe line both in mainly heating water and in mainly radiating heat of exhaust gas in a heat exchanger.
主に湯を沸かし上げる場合と主に熱交換器において排出ガスを放熱させる場合との双方の場合おいて適切に管路の流速を制御することが可能な燃料電池システムを提供すること。 - 特許庁 - Thereby, since a potential difference with the dividing line of scanning areas as a border does not occur even in a state of cutting the LCD cell out of mother glass 2a and 2b, the discharge destruction of a switching element can be prevented.
このため、液晶表示セルをマザーガラス２ａ、２ｂから切り出した状態でも、走査領域の分割ラインを境界とした電位差が発生しないため、スイッチング素子の放電破壊を防ぐことができる。 - 特許庁 - When a word line WL is activated (ACT), memory cell information is amplified by the sense amplifier, and TG0 is then deactivated, to separate BL0T and BL0B from BIT and BIB, thereby inactivating the sense amplifier.
ワード線ＷＬの活性化（ＡＣＴ）の際には、メモリセル情報がセンスアンプで増幅された後、ＴＧ０を非活性化することでＢＬ０Ｔ，ＢＬ０ＢとＢＩＴ，ＢＩＢとを分離し、センスアンプを非活性化する。 - 特許庁 - To provide a semiconductor memory in which refreshing of rational, highly reliable and low power consumption can be performed in line with a retention time of a memory cell, and a refreshing method of the semiconductor memory.
メモリセルのリテンション時間に合わせて合理的で、高信頼性で、かつ低消費電力の少ないリフレッシュを行わせることが可能な半導体記憶装置と、半導体記憶装置のリフレッシュ方法を提供する。 - 特許庁 - Simultaneously, a third voltage Vd is applied to the bit line BL2 connected to the second cell to perform programming so as to be the PV2 state having the distributions of the threshold voltages higher than the PV1 state and lower than the PV3 state.
同時に、第２セルに連結されたビット線ＢＬ２には第３電圧Ｖｄを印加してＰＶ１状態より高く、ＰＶ３状態より低いしきい電圧の分布を有するＰＶ２状態となるようにプログラムする。 - 特許庁 - To attain real-time transmission capable of transferring cells at a peak rate without beating down the cell speed of transmitting side terminal equipment even when a plurality of repeating nodes predict congestion and improving the throughput of a repeating transmission line.
複数の中継ノードが輻輳予測しても、送信側の端末装置のセル速度はビートダウンせず、ピークレートでセル転送可能であり、中継伝送路のスループットが高く、さらに、リアルタイム形伝送を可能とする。 - 特許庁 - The circuit 12 supplies the proper received data packet to the line 13 and also generates an asynchronous transfer mode cell, which is transmitted by the circuit 11, from the digital packet from the circuit 13.
プロセッサ回路１２は、適切な受信データパケットを電話回路１３に供給するとともに、フロントエンド回路１１によって送信される電話回路１３からのデジタルパケットから非同期転送モードセルを生成する。 - 特許庁 - This recombinant procollagen or recombinant collagen substantially all contains at least one human collagen gene and is obtained by using a method for synthesizing a collagen or a collagen fiber in the cell line.
本発明の組換えプロコラーゲンまたは組換えコラーゲンは、実質上全てが少なくとも１つのヒトコラーゲン遺伝子を有し、該細胞系においてコラーゲン及びコラーゲン繊維を合成するための方法を用いることによって得られる。 - 特許庁 - To prevent or inhibit an antenna effect without changing a clock line in a semiconductor integrated circuit constituted so that a synchronous-circuit cell is supplied with a clock through a mesh-structure clock wiring from a clock buffer.
クロックバッファからメッシュ構造クロック配線を介して同期回路セルにクロックを供給するように構成された半導体集積回路において、クロックラインの変更なしにアンテナ効果を防止または抑制できるようにする。 - 特許庁 - An SRAM cell 1 comprises a pair of inverters employing load PMOS transistors Qp1 and Qp2 having a polysilicon film 5 functioning as a gate electrode and gate interconnect line, and a salicide layer 6 formed thereon.
ＳＲＡＭセル１は、ゲート電極およびゲート配線として機能するポリシリコン膜５とその上に形成されたサリサイド層６とを有する負荷ＰＭＯＳトランジスタＱp1、Ｑp2を用いた一対のインバータを具備する。 - 特許庁 - This cell line derived from periodontal membrane and capable of maintaining subculture, e.g. osteoblast, cementoblast, osteoclast, fibroblast, can be established from transgenic rat transferred with a temperature-sensitive mutant SV40 large T antigen gene.
温度感受性変異株SV40ラージT 抗原遺伝子を導入したトランスジェニックラットから、継代維持可能で且つ歯根膜由来の細胞株、例えば骨芽細胞、セメント芽細胞、破骨細胞、線維芽細胞などを樹立できる。 - 特許庁 - The propagation time of a signal from the first semiconductor circuit to the second semiconductor circuit through the standard cell can be delayed utilizing a line delay caused by the first and second lines.
これにより、第１および第２配線に起因する配線遅延を利用して、信号が第１の半導体回路からスタンダードセルを介して第２の半導体回路に伝播する信号伝播時間を遅らせることができる。 - 特許庁 - To provide a novel yeast cell line given a novel characteristics by introducing single amino acid mutation into histone H3 or H4 without directly engineering a gene encoded by a genome DNA and its transcription product, and its use.
ヒストンH3またはH4に１アミノ酸変異を導入することによって、ゲノムDNAがコードする遺伝子やその転写産物を直接操作することなく、新たな形質を獲得した新しい酵母細胞株とその用途を提供する。 - 特許庁 - A chemical substance receptor 101, G protein 106 and an ion channel 110 which modifies a phenylalanine located at 137th of a G protein-linked potassium ion channel Kir3.1 to serine are expressed in a cell line.
化学物質受容体１０１と、Ｇタンパク質１０６と、Ｇタンパク質連動型カリウムイオンチャネルＫｉｒ３．１のうち、１３７番目のフェニルアラニンをセリンに改変させたイオンチャネル１１０とを株化細胞に発現させる。 - 特許庁 - A spectral sensitivity measurement device 5 gains spectral sensitivity Pi(λ)=P(λ,L(λ)) of a solar cell 2 by changing intensity of white bias light in a plurality of i stages and performing emission line irradiation from a spectral light source each time.
一方、分光感度測定装置５では、白色バイアス光の強度を複数ｉ段階に変化させ、都度、分光光源から輝線照射を行って、太陽電池２の分光感度Ｐｉ（λ）＝Ｐ（λ，Ｌ（λ））を求める。 - 特許庁 - A lighting device 115 for emitting light toward a liquid crystal cell is provided, and a translucent reflection film 114 with a line-form opening is arranged between a liquid crystal layer 103 and the lighting device 115.
液晶素子に向けて光を出射する照明装置１１５とを備えており、液晶層１０３と照明装置１１５との間にはライン形状の開口部を設けた半透過反射膜１１４が配置されている。 - 特許庁 - A third transistor TR3 for erasing an image is arranged for each pixel, and the gate is connected to the reset signal line R, the source is connected to the pixel electrode 4 of the liquid crystal cell LC, and the drain is connected to the wiring for erasure E, respectively.
各画素に画像消去用の第３トランジスタＴＲ３を配置し、ゲートをリセット信号線Ｒに、ソースを液晶セルＬＣの画素電極４に、ドレインを消去用配線Ｅにそれぞれ接続する。 - 特許庁 - To provide a method and circuit for reading a multilevel NAND flash memory cell where a gray code can be used by providing a first page buffer for storing higher order bits and a second page buffer for storing lower order bits on a bit line.
ビットラインに上位ビットを格納する第１ページバッファと下位ビットを格納する第２ページバッファを設け、グレーコードを用いることが可能なマルチレベルＮＡＮＤフラッシュメモリセルの読み出し方法及び回路を提供する。 - 特許庁 - The semiconductor memory device includes a memory mat including memory cells for storing data, a sense amplifier 203 for detecting data stored in a memory cell 212, and a potential generation part 25 connected to the sense amplifier 203 by a bit line pair.
半導体記憶装置は、データを記憶するメモリセルからなるメモリマットと、メモリセル２１２が記憶するデータを検出するセンスアンプ２０３と、センスアンプ２０３とビット線対で接続された電位生成部２５を備える。 - 特許庁 - In this method, the number op pulses in the pulse train (370) is counted as necessary, when the number of pulses exceed the prescribed maximum value, the pulse train on the write-in line is discontinued and/or a cell is made disablement to use.
方法は、必要に応じて、パルス列(370)内のパルスの数をカウントし、パルスの数が所定の最大値を超えた場合に、書き込み線上のパルス列を中断しおよび／またはセルを使用不可能と宣言することができる。 - 特許庁 - To provide a small and inexpensive solar cell module having excellent strength against external force, waterproof performance and long term reliability and provided with a terminal take-out part facilitating the fixing process of terminal box in factory line.
外力に対する強度、防水性能、長期信頼性に優れ、小型でコストが低く、工場ラインにおいて端子箱の取り付け工程が容易な端子取り出し部を備えた太陽電池モジュールを提供する。 - 特許庁 - To solve the problem that, when a capacity value of a cell capacitor is reduced due to the progress of microfablication, a data line is reduced in voltage, read-out signal quantity is remarkably reduced, then a malfunction is caused at the time of read-out and yield of chips is reduced.
微細化が進みセルキャパシタの容量値が小さくなった場合、データ線を低電圧化すると、読み出し信号量が著しく低下して、読み出し時に誤動作が生じ、チップの歩留まりを低下させてしまう。 - 特許庁 - The fuel cell system is equipped with: a fuel cell generating electric power with hydrogen gas supplied to a fuel gas passage 14 and oxidant gas supplied to an oxidant gas passage 13; a fuel supply line 18 supplying fuel to the fuel gas passage 14; an oxidant supply line 17 supplying an oxidant to the oxidant gas passage 13; and a fuel supply means 20 selectively supplying fuel to the oxidant gas passage 13.
燃料ガス流路１４に供給された水素ガスと、酸化剤ガス流路１３に供給された酸化剤ガスとを用いて発電を行う燃料電池と、燃料ガス流路１４に燃料を供給する燃料供給系１８と、酸化剤ガス流路１３に酸化剤を供給する酸化剤供給系１７と、酸化剤ガス流路１３に選択的に燃料を供給する燃料供給手段２０と、を備える。 - 特許庁 - In the flash memory, writing is done to each memory cell MC to be written out of a plurality of memory cells MC corresponding to a selected word line WL, verifying is done by using a low word line voltage V_VR than usual, and additional writing is done to all the memory cells MC corresponding to the selected word line WL under the condition that a charge injection rate is lower than usual.
このフラッシュメモリでは、選択ワード線ＷＬに対応する複数のメモリセルＭＣのうちの書込対象の各メモリセルＭＣに書込を行なうとともに通常よりも低いワード線電圧Ｖ_ＶＲを用いてベリファイを行ない、書込が終了した後に、選択ワード線ＷＬに対応する全メモリセルＭＣに通常よりも電荷注入量が少ない条件で追加書込を行なう。 - 特許庁 - To eliminate a vacant space formed when an open bit line system is adopted and a construction wherein sense amplifiers are arranged concentrically is employed, in a semiconductor memory device, in which a memory cell is integrated so as to have a high density (256 Mbit).
メモリセルを高密度（２５６Ｍｂｉｔ）に集積化した半導体メモリ装置において、オープンビット線方式を採用すると共に、センスアンプを集中的に配置する構成を採った場合に生じる空きスペースを無くすことである。 - 特許庁 - A F/F(flip-flop) dedicated layout lattice where the clock input terminals of the F/F as a load are lined up on the same straight line is previously formed (S101), and a cell layout region is divided into sub-regions of the same size (S102).
予め負荷としてのＦ／Ｆ（フリップフロップ）のクロック入力端子位置が同一直線上に並ぶようにＦ／Ｆ専用の配置格子を作成しておき（Ｓ１０１）、一定の大きさでセル配置領域を分割する（Ｓ１０２）。 - 特許庁 - To provide a semiconductor memory which permits high speed write-in cycle for a memory cell without requiring a standby time for shift decoding operation in accordance with a defective address is decided even if a data line shift system is used for relieving defect.
不良救済にデータ線シフト方式を用いたとしても、不良アドレスに応じたシフトデコード動作が確定するまでの待ち時間を要することなく、メモリセルへの高速書き込みサイクルを可能にした半導体記憶装置を提供する。 - 特許庁
