「Cell Line」を含む例文一覧(2917)
＜前へ 1 2 .... 48 49 50 51 52 53 54 55 56 .... 58 59 次へ＞- Also the device is provided with source line selecting circuits 105 provided respectively between divided source nodes of the memory cell arrays 103, 103' and a boosting circuit 106, and a timing adjusting circuit 104 for shifting apply start timing of high voltage for erasure to a plurality of source nodes among a plurality of source nodes by turning on a plurality of source line selecting circuit 105.
また、メモリセルアレイ１０３，１０３’の分割されたソースノードと昇圧回路１０６との間にそれぞれ設けられたソース線選択回路１０５と、複数のソース線選択回路１０５のオンによる複数のソースノードへの消去用高電圧の印加開始タイミングを複数のソースノード間でずらせるタイミング調整回路１０４とが設けられる。 - 特許庁 - To suppress short channel effect to contrive stabilization of transistor characteristic by contriving resistance of a word line, suppression of connection leak, reduction of contact resistance due to increase of a contact area of a dispersion layer and a taking-out electrode, reduction of a dram cell and voltage resistance securing between the word line and the taking-out electrode, and extending effective channel length in a dram.
ＤＲＡＭにおいて、ワード線の低抵抗化、接合リークの抑制、拡散層と取り出し電極との接触面積の増大によるコンタクト抵抗の低減とＤＲＡＭセルの縮小化、ワード線・取り出し電極間の耐圧確保を図り、実効チャネル長を延ばすことで短チャネル効果を抑制しトランジスタ特性の安定化を図る。 - 特許庁 - The blood component sampling system 1 is constituted to carry out a red blood cell returning process in which red blood cells remaining in the first line 21 are returned to a donor through the blood sampling needle 29 by supplying the blood plasma sampled in the blood plasma sampling bag 25 to the first line 21 when returning the blood to the donor.
また、この血液成分採取装置１は、ドナーに血液を返還する際に、血漿採取バッグ２５内に採取された血漿を第１のライン２１に供給することにより、第１のライン２１内に残存する赤血球を採血針２９を介してドナーに返還する赤血球返還工程を実行するように構成されている。 - 特許庁 - This passage changeover type analyzer having a single sample cell part for measuring the concentration of a specific component in a sample by switching between a sample passage and a reference passage at a fixed period is characterized by providing an overflow line at least in either of the passages, and providing a member having a prescribed capacity in the overflow line.
一定周期で試料流路および基準流路の切換を行い、試料中の特定成分の濃度を測定する単一の試料セル部を有する流路切換式分析計であって、少なくとも前記いずれかの流路にオーバーフローラインを設け、該オーバーフローラインに前記所定の容量を有する部材を設けることを特徴とする。 - 特許庁 - The power supply apparatus is constituted of a power supply line 10 extending from a solidified cell S wall to the glass fusion furnace H side, a fixed terminal part 11 connected to the end part of the power supply line 10 and fixed to a frame side and a movable terminal part 12 attached integrally to the glass fusion furnace H side and connected to electric equipment and instruments in the glass fusion furnace H side.
固化セルＳ壁からガラス溶融炉Ｈ側に延びる給電ライン10と、この給電ライン10の端部に接続されて上記架台側に固定される固定端子部11と、上記ガラス溶融炉Ｈ側に一体的に取り付けられると共にそのガラス溶融炉Ｈ側の電気機器に接続される可動端子部12とから構成される。 - 特許庁 - To reduce an interference by an electromotive force generated among the approximated wires of a core/peripheral circuit in the case that a bit line and a write word line of the memory cell are arranged approximately for reduction of the write current in the MRAM using the TMR effect.
本発明は、ＴＭＲ効果を利用したＭＲＡＭにおいて、書き込み電流の低減のためにメモリセル部のビット線と書き込みワード線とを近接させて配置するようにした場合に、コア・周辺回路部の近接した配線間で発生する起電力による干渉を低減できるようにすることを最も主要な特徴としている。 - 特許庁 - This memory device is provided with a pair of bit lines BLT/ BLB extending in a prescribed direction, a word line WL arranged to intersect with the pair of bit lines, and a memory cell 41 arranged between the pair of bit lines BLT/BLB and the word line WL and consisting of only two ferromagnetic capacitors 42a and 42b.
このメモリ装置は、所定の方向に延びる１組のビット線対ＢＬＴ／ＢＬＢと、ビット線対ＢＬＴ／ＢＬＢと交差するように配置されたワード線ＷＬと、ビット線対ＢＬＴ／ＢＬＢとワード線ＷＬとの間に配置され、２つの強誘電体キャパシタ４２ａおよび４２ｂのみからなるメモリセル４１とを備えている。 - 特許庁 - The voltage sensing line, which will at least locate on positive electrode side of each cell, is connected to ground through one or more resistance for detecting disconnection, while the voltage detecting means detects disconnection of wiring between plural voltage detecting points and plural voltage input terminals on the assembled battery based on input voltage from each voltage sensing line.
少なくとも各セルの正極側に位置することとなる電圧検出線がそれぞれ１或いは複数の断線検知用抵抗を介してグランドに接続されており、電圧検出手段は、各電圧検出線からの入力電圧に基づいて組電池の複数の電圧検出点と複数の電圧入力端子との間の配線の断線を検知する。 - 特許庁 - In an addressing period, a display cell which belongs to each odd display line is set to a state (lighting on or off mode) corresponding to a pixel data, by applying a scanning pulse of a first polarity to each row electrode arranged in an odd line and by applying a pixel data pulse of a second polarity which is a reverse polarity of the first polarity to each column electrode.
アドレス期間において、奇数番目に配列された行電極各々に第１極性の走査パルスを印加すると共に第１極性とは逆極性の第２極性の画素データパルスを列電極に印加することにより、奇数表示ライン各々に属する表示セルを画素データに応じた状態（点灯又は消灯モード）に設定する。 - 特許庁 - Each block Bi is provided with an erasion load decoding circuit 4 outputting positive voltage to a first drive line connected to a substrate region of a block selected at the time of erasion of data and a negative voltage decoding circuit 5 outputting negative voltage to a second drive line connected to a control gate of a memory cell of a block selected at the time of erasion of data.
各ブロックＢｉ毎に、データ消去時に選択されたブロックの基板領域につながる第１の駆動線に正電圧を出力する消去負荷デコード回路４と、データ消去時に選択されたブロックのメモリセルの制御ゲートにつながる第２の駆動線に負電圧を出力する負電圧デコード回路５とが設けられる。 - 特許庁 - A dummy transistor dT11 is arranged near the transistor T11 for a gain connected to a memory cell to be accessed, a bit line BL made for reference by the dummy transistor dT11 is driven, and the influence of a variation in the threshold of the transistor for a gain is offset by using the potential or current of the bit line as a reference signal of a reading determination.
アクセスされるメモリセルに接続されたゲイン用トランジスタＴ１１の近傍にダミートランジスタｄＴ１１を配置し、それによって参照用とされるビット線ＢＬを駆動して、そのビット線の電位または電流を読み出し判定の参照信号として使用することでゲイン用トランジスタの閾値ばらつきの影響を相殺する。 - 特許庁 - The error correction circuit 26 detects an error position in the code word and generates error detection data indicating the error position by applying error correction processing to the sequence of the code word read from the memory cell of cross regions of the selected word line and bit line out of memory cells CL through the bit line, and generates error correction data by correcting information bits at the detected error position.
誤り訂正回路２６は、メモリセルＣＬのうち選択されたワード線およびビット線の交差領域のメモリセルからビット線を介して読み出された符号語の系列に対して誤り訂正処理を施すことにより、前記符号語中の誤り位置を検出して当該誤り位置を表す誤り検出データを生成し、且つ当該検出された誤り位置における情報ビットを訂正して誤り訂正データを生成する。 - 特許庁 - The integrated circuit comprising a switching device which is a switching device connected to at least one line pair to which dual rail signals are applicable, can be controlled by the signal applied to a control terminal and can be used for transmitting the dual rail signals (applied to the line pair) to the further line pair and a memory cell which is connected to a supply potential connection by the controllable switch.
本発明は、デュアルレール信号が印加され得る少なくとも１つのラインペアに接続されたスイッチングデバイスであって、制御端子に印加された信号によって制御され得、かつ、（ラインペアに印加された）デュアルレール信号をさらなるラインペアに伝送するために用いられ得る、スイッチングデバイスと、さらなるラインペアに接続され得るメモリセルであって、制御可能スイッチにより供給電位接続に接続される、メモリセルとを特徴とする集積回路を提示する。 - 特許庁 - To provide a color filter substrate which suppresses display unevenness by stabilizing the cell gap of a liquid crystal display even when reducing the line width of a black matrix to achieve a high aperture ratio, and a liquid crystal display including the same.
高開口率を達成するためにブラックマトリクスの線幅を細くしても、安定した液晶表示装置のセルギャップを安定化させ、表示ムラを抑制することができるカラーフィルタ基板、及びそれを備える液晶表示装置を提供すること。 - 特許庁 - To provide a polarizing plate supply device whereby a polarizing plate can be surely carried out one by one and it is not necessary to stop a line for pasting a polarizing plate to a liquid crystal cell when supplying the polarizing plate.
偏光板の搬出を確実に１枚ずつ行なうことを可能とするとともに、偏光板の補充の際においても、液晶セルへの偏光板貼付ラインを停止させる必要のない構成を備える偏光板供給装置を提供する。 - 特許庁 - An ATM cell is reproduced by providing this ATM transmission line monitoring device with a monitor signal fetching part 1 that picks up a signal at an optional point of a communication cable, amplifying the picked up signal by an input signal amplification part 21 and performing a frame synchronization processing by a physical layer synchronization part 22.
通信ケーブルの任意の点で信号をピックアップするモニタ信号取込み部１を設け、このピックアップされた信号を入力信号増幅部２１で増幅し、物理レイヤ同期部２２でフレーム同期処理を行ってＡＴＭセルを再生する。 - 特許庁 - Also, a capacitative element or noise elimination circuit electrically connected with a write word line is provided to reduce or remove a signal other than a control signal such as a short pulse or noise that may be input to a memory cell from a drive circuit and the like.
また、書き込みワード線に電気的に接続する容量素子またはノイズ除去回路を設けることで、駆動回路等からメモリセルに入力されうる制御信号とは異なる短パルスやノイズ等の信号を低減または除去することができる。 - 特許庁 - In the sheet-like cell culture, the value obtained by dividing the difference in radius between two circles when the interval between the concentric circles is the minimum by the radius of the concentric circles is 0.20 or less when the contour line is held between the two concentric geometric circles.
また、輪郭線を２つの同心の幾何学的円で挟んだとき、同心円の間隔が最小となる場合の、２円の半径の差を外側の同心円半径で除した値が、０．２０以下であるシート状細胞培養物を提供する。 - 特許庁 - To offer a fluor fixing method giving birth to an excellent fixing of uniformly thick fluors in the case of fixing a fluor in a cell on a modified production line and enabling its excellent fixing even using a resin composition containing a fluor stored for a long period.
異形ラインによるセル形状においても均一な厚みの蛍光体の固定が良好で、かつ長期間保管した蛍光体含有樹脂組成物を用いても蛍光体の固定が良好である蛍光体の固定方法を提供すること。 - 特許庁 - If the witch SW0 is turned off and any of the memory cells is connected to the output line Lout that is virtually grounded, the electric charge stored in the memory cell moves to the capacitor Cs without being affected by the parasitic capacitance Cp.
スイッチＳＷ０をオフ状態にして、仮想接地状態にある出力ラインＬｏｕｔに、いずれかのメモリセルを接続させると、当該メモリセルに蓄積された電荷は、寄生容量Ｃｐの影響を受けることなく、コンデンサＣｓに移動する。 - 特許庁 - A line cell has external conductors 4, 5 and 6 provided with a taper part coupled in one on both sides center, connector means 10, 11, 12 and 13, internal conductor, internal conductor support means 17 and 18, and an open/close means where an electromagnetic wave shield window is formed.
中央部両側に一体に結合されるテーパー部が備えられた外部導体４、５、６と、コネクタ手段１０、１１、１２、１３と、内部導体と、内部導体支持手段１７、１８と、電磁波遮蔽窓が形成された開閉手段とを有する。 - 特許庁 - With a mask for exposing a cell region CN and a peripheral circuit region RN-1 of the same conductive-type MOS element at the same time held in-between, an ion-implantation process up to a line 40 is performed under the condition suitable for one of these regions.
同一の導電型MOS素子のセル領域ＣＮと周辺回路領域ＲＮ−１を同時に露出させるためのマスクを介在して、これらのうち一つの領域に適合した条件でライン４０までのイオン注入工程を遂行する。 - 特許庁 - By constructing the other bit line BL2p of the pair in the same way as the adjacent sense amplifier row 10-3 and cell arrays 11 (-2, -3) on both sides of the same row, the sense amplifier row 10-2 can achieve balanced capacity as a pair of bit lines BL2(a).
センスアンプ列１０−２が、対のうち他方のビット線ＢＬ２ｐを、隣り合うセンスアンプ列１０−３とこの両側のセルアレイ１１（−２，−３）とを上記同様に構成し、対のビット線ＢＬ２（ａ）として容量バランスを図ることもできる。 - 特許庁 - By this arrangement, data are correctly read out when the stored data are read out from a memory cell, even in the case a minute potential difference of input/output data line couple IO, /IO at the time when a sense amplifier is activated, becomes 20 mV or smaller by the influence of manufacturing variance.
このため、メモリセルから記憶データを読出す際、センスアンプが活性化される時刻における入出力データ線対ＩＯ，／ＩＯの微小電位差が、製造ばらつきの影響を受けて２０ｍＶ以下になる場合でも、データが正しく読出される。 - 特許庁 - Thus, the stress added from the array direction Y is reduced by the protrusion 8, and the reliability of the solar cell module 1 can be enhanced by the suppression of a degraded adhesion strength on an interface between the wiring material 2 and thin-line electrodes 4A, 41A.
よって、突出部８により配列方向Ｙから加わる応力を低減し、配線材２と細線電極４Ａ、４１Ａとの界面における接着強度の低下を抑制することで、太陽電池モジュール１の信頼性を高めることができる。 - 特許庁 - A well potential control part 13 drops N well potential or raises power supply potential of P channel field effect transistors M1 and M2 of a memory cell MC in the timing when the potential of a word line WL shifts to a low level from a high level in a writing cycle.
ウェル電位制御部１３は、書き込みサイクル内においてワード線ＷＬの電位がハイレベルからロウレベルに移行するタイミングでメモリセルＭＣのＰチャンネル電界効果トランジスタＭ１、Ｍ２のＮウェル電位を下降または電源電位を上昇させる。 - 特許庁 - Before data of a selected memory cell is detected, the control part generates the reference voltage based on the current flowing in one bit line out of a plurality of bit lines connected to a plurality of memory cells in a half-selected state detected by the sense amplifier.
制御部は、選択されたメモリセルのデータを検出する前に、センスアンプにより検出された半選択状態とされた複数のメモリセルに接続された複数のビット線のうち１つのビット線に流れる電流に基づき基準電圧を生成する。 - 特許庁 - When a sensor section 6 detects a fact that a potential difference across the switching portion 3 of a string 1 comprising a cluster group 2 constituting a solar cell array reversed the polarity, a control section 8 controls the switching portion 3 to interrupt a line 4.
太陽電池アレイを構成するクラスタ２群から構成されるストリング１のスイッチング部３の両端に加わる電位差が逆極性になったことをセンサ部６が検出すると、制御部８はスイッチング部３に線路４を遮断させる。 - 特許庁 - The capacitance between power sources is provided in a peripheral domain, and the power supply can be concurrently supplied from the line 19 to the cell 1 by the most direct way, and the stable power supply with a power source noise and a voltage drop suppressed is supplied.
周辺領域に電源間容量を備えると共に、最短距離にて第１電源幹線１９からクロックドライバセル１に電源を供給することができ、電源ノイズや電圧降下が抑制された安定電源が供給される。 - 特許庁 - There is provided a new rumen bacterial mutant cell line (Mannheimia sp. LPK) of rumen bacteria, having deletions of a lactate dehydrogenase gene (ldhA) and a pyruvate formate-lyase gene (plf), which are involved in the production of lactic acid, formic acid and acetic acid.
ルーメンバクテリアで乳酸、蟻酸及び酢酸生成に関与する乳酸脱水素酵素遺伝子（ｌｄｈＡ）及びピルビン酸−蟻酸分解酵素遺伝子（ｐｆｌ）が欠失された新規ルーメンバクテリア変異菌株（Ｍａｎｎｈｅｉｍｉａ ｓｐ．ＬＰＫ）。 - 特許庁 - When data write is completed in a memory cell 11 and a reset signal RST is made 'H', control voltage MCD outputted from a write-in control circuit 30 is made ground voltage GND, and the discharge of electric charges on a drain line DL is started.
メモリセル１１へのデータの書込みが終了して、リセット信号ＲＳＴが“Ｈ”になると、書込み制御回路３０から出力される制御電圧ＭＣＤが接地電圧ＧＮＤとなってドレイン線ＤＬ上の電荷の放電が開始される。 - 特許庁 - The optical information reader 1 is constituted of an optical sensor 11, a line detecting means 15, a cell detecting means 16, a joining means 17, a code configuration detecting means 18, a decoding means 19, an input means 21 and a processing selecting means 22.
光学的情報読取装置１は、光学センサ１１、ライン検出手段１５、セル検出手段１６、接合手段１７、コード構成検出手段１８、デコード手段１９、入力手段２１及び処理選択手段２２で構成されている。 - 特許庁 - Then, the power consumption calculating means calculates the first power consumption and the second power consumption on the basis of the enable rate of the clock gating cell and the ratio of a dynamic power component and a static power component of the power consumption on the clock line.
ここで、消費電力算出手段は、クロックゲーティングセルのイネーブル率と、クロック線上における消費電力のダイナミック電力成分とスタティック電力成分との比率と、に基づいて、第１及び第２の消費電力を算出する。 - 特許庁 - A light transmission type solar cell module 1 A has a see-through part 18a of which a see-through line is formed by creating with a plurality of holes whose sizes are formed in the same and their arrangement pattern is configured to be formed irregularly.
光透過型太陽電池モジュール１Ａは、シースルーラインが複数の穴によって形成されたシースルー部１８ａとなっており、各穴の大きさは同じ大きさに形成され、かつ、その配置パターンが不規則に形成された構成となっている。 - 特許庁 - The structure of the solid polymer type fuel cell comprises proton conductive polymer, a plurality of through holes as gas flow paths formed on the same line in the proton conductive polymer, and electrodes formed on the surfaces of the through holes.
固体高分子型燃料電池の構造をプロトン伝導性高分子と、該プロトン伝導性高分子に同一直線上に形成されたガス流路となる複数の貫通孔と、該貫通孔表面に形成された電極を有する構造とすること。 - 特許庁 - A radio receiving station having only receiving function for radio signals sent from a radio terminal is disposed in a radio cell formed by a radio base station, and connected to the base station over a communication line.
無線基地局装置が形成する無線セル内に、無線端末装置から送出された無線信号の受信機能のみを備えた無線受信局装置を配置し、無線基地局装置と無線受信局装置とを通信回線で接続する。 - 特許庁 - A memory cell comprises a write transistor, a read transistor TR connected with the feeder line of power supply voltage (drain impurity region 5), and a capacitor CAP connected with the control electrode (gate electrode 3) of the transistor TR.
書き込みトランジスタ（不図示）と、電源電圧の供給線（ドレイン不純物領域５）に接続された読み出しトランジスタＴＲと、この読み出しトランジスタＴＲの制御電極（ゲート電極３）に接続されたキャパシタＣＡＰとをメモリセル内に有する。 - 特許庁 - In the desulfurization apparatus 3 of the fuel cell system 1, gas discharged with liquid fuel from a desulfurizer 8 is separated from the liquid fuel at a gas liquid separation container 9 and discharged from the gas liquid separation container 9 through a gas discharge line 13.
燃料電池システム１の脱硫装置３では、脱硫器８から液体燃料と伴に排出されたガスは、気液分離容器９で液体燃料と分離されて、ガス排出ライン１３を介して気液分離容器９から排出される。 - 特許庁 - The method for producing the NNV vaccine includes steps of: (a) culturing a nervous necrosis virus by using a cell line to obtain a supernatant containing the virus; and (b) treating the supernatant with an inactivating agent to form an aquatic nervous necrosis virus vaccine.
この方法は、（a）細胞株を一つ利用して神経壊死症ウイルスを培養することにより該ウイルスを含有する上澄み液を得ることと、（b）不活化剤により該上澄み液を処理して水産用神経壊死症ウイルスワクチンを形成することとを、含む。 - 特許庁 - The selection control circuit 16 activates selectively a specific memory cell transistor 1 in accordance with block selection information BS inputted from the level shift circuit 13 and line selecting signals LW1-LW8, LS1-LS4 inputted from a potential switching circuit 14.
選択制御回路１６は、レベルシフト回路１３より入力されるブロック選択情報ＢＳと電位切換回路１４より入力されるライン選択信号ＬＷ_1〜ＬＷ_8、ＬＳ_1〜ＬＳ_4に応じて特定のメモリセルトランジスタ１を選択的に活性化する。 - 特許庁 - To secure the supply amount of fuel gas to a fuel cell and avoid drop in power generation output and operation stop of a system even when the circulation of fuel gas stops by the occurrence of abnormality in a circulation line of the fuel gas.
燃料ガスの循環系に異常が発生して、燃料ガスを循環できなくなった場合でも、燃料電池への燃料ガスの供給量を確保し、発電出力の低下ならびにシステムの運転停止を回避することを課題とする。 - 特許庁 - Adjusting circuits (10a-10c) are provided corresponding to each row of memory cells (MCA-MCC) at write-in of data, data-holding characteristic at write-in of data of the memory cell is made to be degraded, conforming to a row-selecting signal and a write-in indicating signal on a word line.
メモリセル（ＭＣＡ−ＭＣＣ）の各行に対応して調整回路（１０ａ−１０ｃ）を設け、データ書込時に、ワード線上の行選択信号および書込指示信号に従ってメモリセルのデータ書込時のデータ保持特性を低下させる。 - 特許庁 - To provide an electronic suspension scale capable of supporting the overload weight heavier than a rated capacity of a load cell 2 by a separate overload support device 9, coping with the non-vertical line offset load of a load, and being dismounted and stored separately when unused.
本発明はロードセル２の定格容量以上の過負荷重量を別の過負荷支持装置９で支持し、荷重の非鉛直線偏荷重に対応し得ると共に、不要な場合は取外して別置きし得る電子つりはかりを得ることを目的とする。 - 特許庁 - To prevent remarkable degradation of operation performance caused by occurrence of mismatching between internal timing generation and external specifications in rewriting operation for a memory cell and bit line pre-charge operation and occurrence of reduction of yield caused by variation or the like of a process, in DRAM internal non-synchronous operation.
ＤＲＡＭ内部非同期動作において、メモリセルへの再書込み動作やビット線プリチャージ動作などに内部タイミング発生と外部仕様との不整合が生じ、動作性能の大幅ダウンや、プロセスばらつきなどによる歩留り低下が起こるのを防ぐ。 - 特許庁 - In the memory device having a floating gate type memory cell array transistor, a boosting ratio of a boost voltage-generating circuit is set to be variable so that a value of a boost voltage for driving a word line at the read time is constant in accordance with a level of a source voltage.
フローティングゲート型のメモリセルアレイトランジスタを有するメモリデバイスにおいて、電源電圧のレベルに応じて読み出し時のワード線駆動用の昇圧電圧値が一定になるように、昇圧電圧発生回路の昇圧比を可変設定する。 - 特許庁 - At read-out operation, read-out/write-in of the data of one memory cell are conducted for one word line, and read-out/write-in of data of a plurality of memory cells indicated in a region 12 are performed, by selecting a plurality of word lines.
読み出し動作時、１本のワード線に対して１個のメモリセルのデータの読出し／書き込みが行われ、複数のワード線を選択することにより、領域１２で示されるような複数のメモリセルのデータの読出し／書き込みが行われるように構成する。 - 特許庁 - Unlike the conventional capacitor-over-bit line(COB) DRAM cells having the capacitors on the bit lines, this DRAM cell having capacitors adjacent to the bit lines eliminates the need to have dedicated contacts in the capacitor, making it possible to realize higher capacitance with lower global topography.
ビット線の上にキャパシタがある従来の（ＣＯＢ）ＤＲＡＭセルとは異なり、ビット線の横にキャパシタがあるこのＤＲＡＭセルは、キャパシタ専用のコンタクトの必要がなくなり、より低い大域トポグラフィでより高いキャパシタンスを実現することが可能になる。 - 特許庁 - To suppress scattering of the impedance of each cell, without expanding wiring space by arranging an electrode for external connection of a plane, in a row, at region of a second long side from the center line between the first and second long sides of a semiconductor chip into the opening of a carrier thin film with a semiconductor chip and a carrier thin film.
回路セルと入力又は出力電極とが対をなすアレイ構造において、配線スペースの広げずに配線インピーダンスのバラツキを抑制し、各入力又は出力特性の均一化を実現した半導体装置の提供。 - 特許庁 - A method for recording a magnetic memory cell comprises a step of disposing a write line 3 near a side face of the magnetoresistance effect element 2 of a structure, in which a nonmagnetic layer 23 is interposed between a first magnetic layer 21 and a second magnetic layer 22 each having an axis of easy magnetization in a film surface perpendicular direction via an insulating film.
膜面垂直方向に磁化容易軸を持つ第１磁性層２１及び第２磁性層２２で非磁性層２３を挟んだ構造の磁気抵抗効果素子２の側面近傍に、絶縁膜を介して書込み線３を配置する。 - 特許庁 - The upper layer metal wirings (MLo, MLe) for pile driving are extended from the word line drive circuits to be arranged face to face to a connection area (10) at the center part of the memory cell array, and mutually and electrically connected to the gate wirings in the connection area.
杭打用の上層の金属配線（ＭＬｏ，ＭＬｅ）は、対向配置されるワード線ドライブ回路からメモリセルアレイの中央部の接続領域（１０）まで延在させ、接続領域においてゲート配線に交互に電気的に接続する。 - 特許庁
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