「Control Memory」を含む例文一覧(13716)
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外部メモリであるリムーバブルメモリ１９に録音しているときにリムーバブルメモリが抜き取られたときは、録音を中断し、ＲＡＭ２４に格納されているリムーバブルメモリ上のデータゾーンアドレス、データ量、分散情報などのデータ管理情報を破棄することなく保存し、当該リムーバブルメモリが再度挿入されたことを検知したときは録音を再開する。 - 特許庁 - The electronic control device includes a means comparing the configuration of data stored in the second nonvolatile memory and data configuration information specified by the program stored in the first nonvolatile memory, converting data stored in the second nonvolatile memory to a new configuration according to the first configuration information and writing the same on the second nonvolatile memory.
さらに、電子制御装置は、第２の不揮発性メモリに記憶されているデータの構成と第１の不揮発性メモリに書き込まれたプログラムが指定するデータ構成情報とを比較し、第２の不揮発性メモリに記憶されているデータを第１の構成情報に従って新しい構成に変換して、第２の不揮発性メモリに書き込む手段を有する。 - 特許庁 - The nonvolatile semiconductor memory device is constituted of a memory sub-array with a memory cell unit, constituted of a series connection of a memory cell with one floating gate and one select transistor and a transistor, wherein the gate oxide film of a gate line driving transistor STD of a select transistor is thinner than a gate oxide film of a control gate line driving transistor CGD.
１個の浮遊ゲートを持つメモリセルと１個のセレクトトランジスタとの直列接続から構成されるメモリセルユニットを有するメモリサブアレイと、セレクトトランジスタのゲート線駆動用トランジスタＳＴＤのゲート酸化膜厚の方が、コントロールゲート線駆動用トランジスタＣＧＤのゲート酸化膜厚よりも薄いトランジスタで構成される不揮発性半導体記憶装置である。 - 特許庁 - This bit map image data is compressed to be stored in a memory region B20 and, on the basis of the printing data and compressed bit map image data stored in the memory region A14 and the memory region B20, control storing data in either one of the memory regions or erasing the same is performed according to a predetermined condition.
また、記憶領域Ｂ２０に、このビットマップ画像データを圧縮して記憶し、制御手段２６によって、記憶領域Ａ１４及び記憶領域Ｂ２０に記憶される印刷データと圧縮済みのビットマップ画像データに基づいて、所定の条件に従って、何れかの記憶領域に記憶させる又は何れかのデータを消去する制御を行う。 - 特許庁 - The time division switches 1 and 3 of a sequential write/random read system using a switch buffer 1 are provided with a message memory, an address used for both switch buffer and message memory is stored in a read control memory, the address is read by a read controller 5 and the data of the switch buffer or the message memory are read and outputted to a time division frame.
スイッチバッファ１を用いたシーケンシャルライト・ランダムリード方式の時分割スイッチ１、３に、メッセージメモリ８を設け、リードコントロールメモリに前記スイッチバッファとメッセージメモリに兼用のアドレスを記憶し、リードコントローラ６により前記アドレスを読み出し前記スイッチバッファ又はメッセージメモリの何れかのデータを読み出して時分割フレームに出力する。 - 特許庁 - The electronic circuit 31 includes: a control part 41 capable of accessing an external memory 34 in a normal mode; an internal memory 44 whose power consumption is less than that of the external memory 34; a network I/F 67; second access routes G2, F2 capable of accessing the internal memory 44 from the network I/F 67; and a route switching part 65.
電子回路３１は、通常モードにおいて外部メモリ３４とアクセス可能な制御部４１と、外部メモリより消費電力の少ない内部メモリ４４と、ネットワークＩ／Ｆ６７と、省電力モードにおいて、ネットワークＩ／Ｆ６７から内部メモリ４４へのアクセスを可能とする第２アクセス経路Ｇ２，Ｆ２と、経路切替部６５とを含む。 - 特許庁 - When the random access memory has an empty area available for storing write data, the device for control storage device stores the write data in the random access memory; copies data in the random access memory into the first storage device in the order of time from the last access; and releases an area in which the data copied in the random access memory has been stored.
記憶装置管理装置は、ランダムアクセスメモリが書き込みデータを格納できる空き領域を有している場合、書き込みデータをランダムアクセスメモリにおいて格納し、ランダムアクセスメモリ内のデータを最後にアクセスされてからの時間順に第１記憶装置内にコピーし、ランダムアクセスメモリ内のコピーされたデータを格納していた領域を開放する。 - 特許庁 - To provide a mapping algorithm for efficient access to a flash memory, wherein block state information that is changed, through logical operations required by a processor is written in the flash memory, according to a predetermined state transition algorithm and the changed information is referred to upon read/write operations in a flash memory, a mapping control apparatus and a method for the flash memory.
フラッシュメモリ、そのためのマッピング制御装置及び方法に関し、プロセッサから要求される論理演算により変更されるブロックの状態情報を、所定の状態遷移アルゴリズムにより、フラッシュメモリに書き込み、書き込み／読み出し演算の際に参照させる効率的なフラッシュメモリアクセスのためのマッピングアルゴリズムを提供すること。 - 特許庁 - When write in a region to which data have been already copied is performed while memory copy to the stand-by system memory 13a is executed, a write access control part 13c temporarily stores a write address and write data appearing on a common bus 14, and writes the temporarily stored write contents in the stand-by system memory 13a after the end of memory copy.
書き込み制御部１３ｃは、待機系メモリ１３ａへのメモリコピーを実施している最中に、すでにコピーを完了した領域への書き込みがあった場合、共通バス１４上に現れた書き込みアドレス及び書き込みデータを一時記憶し、メモリコピー終了後に、一時記憶した書き込み内容を待機系メモリ１３ａへ書き込む。 - 特許庁 - The data carrier system includes: a first memory (101), which is the ferroelectric memory; a second memory (202); a polarization canceling circuit (102) for canceling polarization of the first memory in accordance with an instruction given thereto and a control circuit (103) for making data access to the first and second memories and controlling operations of the polarization canceling circuit.
データキャリアシステムは、強誘電体メモリである第１のメモリ（１０１）と、第２のメモリ（２０２）と、与えられた命令に従って第１のメモリの分極消去を行う分極消去回路（１０２）と、第１及び第２のメモリに対するデータアクセス及び分極消去回路の動作制御を行う制御回路（１０３）とを備えている。 - 特許庁 - In a computer system where a plurality of OSs of the same kind can run, a control program assigns for shared memory a physical memory space to which a program code area of one OS common to each OS is mapped, and maps a program code area of the other OS common to each OS to the physical memory space which is formed as a shared memory.
同じＯＳが複数動作することが可能な計算機システムにおいて、制御プログラムが、ある１つのＯＳの持つ各ＯＳに共通なプログラムコード領域のマッピング先物理メモリ空間を共有メモリ化し、他のＯＳは各ＯＳに共通なプログラムコード領域を共有メモリ化された前述の物理メモリ空間にマッピングする。 - 特許庁 - A coexistent semiconductor memory in which a memory circuit 1 and a logic circuit 2 are incorporated and having a common terminal 10 for inputting/outputting data and inputting an address in the memory circuit 1, is provided with a test control circuit 9 inputting address data inputted to an input pin 13 for the logic circuit 2 to an address storing register 6 of the memory circuit 1.
メモリ回路１とロジック回路２を混載し、メモリ回路１にデータ入出力とアドレス入力のための共通端子１０を有する混載型半導体メモリにおいて、ロジック回路２への入力ピン１３に入力されたアドレスデータをメモリ回路１のアドレス格納レジスタ６に入力するテストコントロール回路９を備えた構成とした。 - 特許庁 - The nonvolatile memory circuit is configured to comprise: a plurality of memory cells 10-13 having first terminals, second terminals and control terminals; a level shift circuit 2 for applying voltages of predetermined levels to the first terminals of the plurality of nonvolatile memory cells; and a plurality of switching transistors 40-43 respectively arranged on the second terminals of the plurality of nonvolatile memory cells.
第１の端子、第２の端子および制御端子を有する複数の不揮発性メモリセル１０〜１３と、該複数の不揮発性メモリセルの第１の端子に対して所定レベルの電圧を印加するレベルシフト回路２と、前記複数の不揮発性メモリセルの第２の端子にそれぞれ設けられた複数のスイッチ用トランジスタ４０〜４３とを備えるように構成する。 - 特許庁 - To provide a data access control method by a tamper-resistant microprocessor and a cache memory mount processor without the need for a complicated hardware function wherein contents of a cache memory can be read from other programs with a secure method when a plurality of programs share one encryption key without the access limit of the cache memory and without the need for scanning all areas of the cache memory.
キャッシュメモリのアクセス制限がなく、キャッシュメモリの全領域を走査する必要がなく、複数のプログラムが１つの暗号鍵を共有する際安全な方法で他のプログラムから読み出すことができ、複雑なハードウェア機能が不要な耐タンパマイクロプロセッサ及びキャッシュメモリ搭載プロセッサによるデータアクセス制御方法を提供する。 - 特許庁 - When a memory processing request is issued from a processor 10, a cache control circuit 280 retrieves both of the cache tag memory 260 and the cache tag buffer 270, and in the case that a target cache block is present in the cache tag buffer 270, a cache data memory 250 is accessed by using the information of the cache block without waiting for the retrieved result of the cache tag memory 260.
キャッシュ制御回路２８０は、プロセッサ１０からメモリ処理要求が発行された際に、キャッシュタグメモリ２６０とキャッシュタグバッファ２７０の両方を検索し、キャッシュタグバッファ２７０に目的のキャッシュブロックが存在する場合、キャッシュタグメモリ２６０の検索結果を待たずに、該キャッシュブロックの情報を使用してキャッシュデータメモリ２５０をアクセスする。 - 特許庁 - A nonvolatile semiconductor memory device 10 comprises: a memory cell array 11 having multiple pages which are provided in a common semiconductor region and respectively including multiple electrically-rewritable memory cells; a control circuit 23 for applying erasing operation to a selected page; and a verification circuit 18 for determining whether or not the memory cell array 11 has an excessively-erased memory cell after the erasing operation.
不揮発性半導体記憶装置１０は、共通の半導体領域に設けられた複数のページを有し、複数のページの各々は電気的に書き換え可能な複数のメモリセルを有する、メモリセルアレイ１１と、選択ページに対して消去動作を行う制御回路２３と、消去動作後に、メモリセルアレイ１１に対して消去し過ぎたメモリセルが存在するか否かを判定するベリファイ回路１８とを含む。 - 特許庁 - The control section writes the test data output from the test-data output section into the memory, in the same writing sequence as a writing sequence of the pixel data outputted from the pixel array section into the memory, reads the test data written into the memory from the memory, in the same reading sequence as a reading sequence of the pixel data outputted from the pixel array section from the memory, and outputs the test data via the external interface.
制御部は、テストデータ出力部から出力されたテストデータを、画素アレイ部から出力された画素データの前記メモリへの書き込み順序と同じ書き込み順序でメモリに書き込み、メモリに書き込まれたテストデータを、画素アレイ部から出力された画素データの前記メモリからの読み出し順序と同じ読み出し順序で前記メモリから読み出し、外部インタフェースを介して出力する。 - 特許庁 - In this semiconductor device incorporating a logic chip having the prescribed functions and a memory chip storing data in a common package, the logic chip and the memory chip are connected through terminals for memory access such as a control signal terminal, an address terminal, a data terminal, the logic chip has a logic circuit having the prescribed function and a memory chip test circuit performing an operation test of the memory chip.
本発明は，所定の機能を有するロジックチップとデータを記憶するメモリチップとを共通のパッケージ内に搭載する半導体装置において，ロジックチップとメモリチップとは，制御信号端子，アドレス端子，データ端子などのメモリアクセス用の端子を介して接続され，ロジックチップは，前記所定の機能を有する論理回路と，前記メモリチップの動作試験を行うメモリチップ試験回路とを有することを特徴とする。 - 特許庁 - A semiconductor memory device includes a plurality of input/output ports different from one another, a memory array divided into a plurality of memory regions different from one another, and a selection control section that variably controls access paths between the memory regions and the input/output ports such that each of the memory regions is accessed through at least one of the input/output ports.
半導体メモリ装置において、互いに異なった複数個の入出力ポートと、互いに異なった複数個のメモリ領域に分割されたメモリアレイと、前記メモリ領域のそれぞれが前記入出力ポートのうち少なくとも１つ以上の入出力ポートを通じてそれぞれアクセスされるように前記メモリ領域と前記入出力ポートの間のアクセス経路を可変的に制御する選択制御部と、を備える。 - 特許庁 - In the image-forming device, having a nonvolatile memory 2 which stores a program for device control, a CPU 1 which controls a device based on the program stored in the nonvolatile memory 2 and the volatile memory 3 which temporarily stores data, when the CPU 1 performs data processing, a DMA controller 12 which executes memory clearing processing for the volatile memory 3 is incorporated in the CPU 1.
装置制御のプログラムを記憶する不揮発性メモリ２と、前記不揮発性メモリ２に記憶された前記プログラムにもとづいて装置を制御するＣＰＵ１と、ＣＰＵ１がデータ処理を行う際に一時的にデータを保存する揮発性メモリ３とを備えた画像形成装置において、前記揮発性メモリ３に対するメモリクリア処理を実行するＤＭＡコントローラ１２を前記ＣＰＵ１に内蔵した。 - 特許庁 - When the volatile memory 1 is restored from a standby state to a normal operation state, an error detection/correction part 8 detects an error by using the volatile memory 1 as an object, and transmits an error detection result to the whole control part 9, and the whole control part 9 stores the error detection result.
揮発性メモリ１が待機時から通常動作時に復帰したときは、誤り検出／訂正部８は、揮発性メモリ１を対象として誤りを検出し、誤り検出結果を全体制御部９に送り、全体制御部９は誤り検出結果を保存する。 - 特許庁 - In a write current control part 9 provided to a flash memory 1, the current flowing in the memory cell S when writing is detected by a write current detection circuit 11, and a word line voltage control circuit 12 controls the word line voltage, on the basis of the detection result.
フラッシュメモリ１に設けられた書き込み電流制御部９において、書き込み電流検出回路１１により、書き込み時にメモリセルＳに流れる電流を検出し、その検出結果に基づいてワード線電圧制御回路１２がワード線電圧を制御する。 - 特許庁 - The page buffer circuit of a flash memory device includes page buffers PB1 to PB2K connected to the plurality of bit line pairs BLe1..., BLo1..., respectively, and performing simultaneously read operation or program operation on the memory cells in response to bit line control signals, bit line select signals and control signals.
複数のビットラインＢＬｅ１〜，ＢＬｏ１〜対の各々に１つずつ対応するよう連結され、ビットライン制御信号、ビットライン選択信号、および制御信号に応答して、前記メモリセルに対する読み出し動作またはプログラム動作を同時に実行するページバッファＰＢ１〜ＰＢ２Ｋを有する。 - 特許庁 - A memory control part 325 makes the memory part 322 store the information showing another chapter excluding the next chapter as new next chapter information for the reproduced display at the subsequent lengthened win when the reproduced display of the handy edition of the chapter is made being controlled with the display control part 323.
記憶制御部３２５は、表示制御部３２３の制御によって次章の簡易版が再生表示された場合、次回の長当たり時に再生表示するために、記憶部３２２に次章を除く他の章を示す情報を新たな次章情報として記憶させる。 - 特許庁 - An inside memory part 2 is provided on a crane A, load information to be input from an excess load prevention device 1 is memorized by this inside memory part 2, this memorized information is sent to a data control part 7 of a control center B through transceiver devices 3, 6 and a base station C, and it is recorded and displayed.
クレーンＡに内部記憶部２を設け、過負荷防止装置１から入力される負荷情報をこの内部記憶部２で記憶するとともに、この記憶された情報を送受信装置３，６及び基地局Ｃを介して管理センターＢのデータ管理部７に送り、ここで記録し表示する。 - 特許庁 - To improve real time performance by controlling the writing and erasure of a nonvolatile memory under the program control of the sub-CPU of a nonvolatile control unit, and to shorten the execution start time of a user program stored in a nonvolatile memory by a main CPU.
不揮発性メモリの書き込み及び消去の制御は不揮発性コントロールユニットのサブＣＰＵのプログラム制御によって行うことによりリアルタイム性能を向上するとともに、メインＣＰＵによる不揮発性メモリに格納されたユーザープログラムの実行開始時間を短縮すること。 - 特許庁 - When twisting force or bending force is applied externally to the control circuit board, only the terminal portion of the semiconductor memory circuit board 103 stacked thereon follows up deformation, and stripping of the conductor 105 connecting the control circuit board 102 and the semiconductor memory circuit board 103 is suppressed.
これにより、捻れや曲げなどの外力が制御回路基板に加わった時に、その上に積層されている半導体メモリ回路基板103の端子部分のみが変形に追従し、制御回路基板102と半導体メモリ回路基板103を接続する導電体105の剥離を抑制することができる。 - 特許庁 - Prior to the execution of copying, a host 1 instructs a disk array device 11 to collect the information of a control memory 7 concerning the state of a logical volume 10 as a target, and the disk array device reads the information of the control memory 7, and reports information concerning the logical volume 10 as a target to the host 1.
ホスト１はコピー実行前に、ターゲットの論理ボリューム１０の状態を、制御メモリ７の情報の採取を、ディスクアレイ装置１１に指示し、ディスクアレイ装置は、制御メモリ７の情報を読み取り、ターゲットの論理ボリューム１０に係る情報をホスト１に報告する。 - 特許庁 - When the update of a display image is requested, an image comparison circuit 12 compares image data of a frame precedent by one stored in a memory 11a or a memory 11b with currently inputted image data, and calculates the difference between the image data by the control by a control unit in a data transmitter 10.
データ送信装置１０において、画像比較回路１２は、表示画像の更新が要求されると、制御部の制御のもと、メモリ１１ａ又はメモリ１１ｂに格納された１つ前のフレームの画像データと現在入力されている画像データとを比較し画像データの差分を算出する。 - 特許庁 - The image processing apparatus includes: a power supply control device for turning on the power as a memory card is inserted; a detection device for detecting an image in the memory card; and an automatic printing control device for automatically printing, without a user intervention, the image detected by the detection device.
本発明は、メモリカードが装着されたとき電源が投入される電源投入制御手段と、メモリカード内の画像を検出する検出手段と、検出手段で検出した画像を、使用者の介在なく自動的に印刷する自動印刷制御手段とを備えたことを特徴とする。 - 特許庁 - When a pulse signal P is inputted, a power generation part 14 generates power based on this input pulse signal P to supply it to each part such as a control part 11, and the control part 11 which is started by this power supply increments the counted value in a memory 13 by one to store it in the memory 13.
パルス信号Ｐを入力すると電源生成部１４はこの入力パルス信号Ｐに基づき電源を生成して制御部１１等の各部に供給するとともに、その電源供給により起動された制御部１１は、メモリ１３のカウント値を１つカウントしメモリ１３に記憶する。 - 特許庁 - To provide a low-cost printing controlling device which can realize real-time processing through enhancement of the efficiency of memory accessing by eliminating a memory for spooling, and also enabling DMA accessing of a video control part to be dispersed in a printing region and a return line period of time in a control of a high-speed tandem type printing engine.
高速なタンデム型プリントエンジンの制御において、スプール用のメモリを必要とせず、且つ印字領域と帰線期間でビデオ制御部のＤＭＡアクセスを分散可能にして、メモリアクセスの効率を上げリアルタイム処理が実現できるような、ローコストの印字制御装置を提供する。 - 特許庁 - By generating the hang-up signal in response to the access command supplied from the outside of a semiconductor memory instead of a signal generated inside the semiconductor memory, the control signal generation circuit can be reset without increasing the access cycle time when the control signal generation circuit is frozen.
ハングアップ信号を半導体メモリの内部で生成される信号ではなく、半導体メモリの外部から供給されるアクセスコマンドに応答して生成することで、制御信号生成回路がフリーズしたときに、アクセスサイクル時間を増加することなく制御信号生成回路をリセットできる。 - 特許庁 - A first control unit having a first non-volatile memory and a second control unit having a second non-volatile memory are mounted on a vehicle, and the same program or the same data are stored in the first and second non-volatile memories, and reprogrammed from a reprogramming device.
第１の不揮発性メモリを有する第１の制御ユニットおよび第２の不揮発性メモリを有する第２の制御ユニットが車両に搭載され、第１および第２の不揮発性メモリには同じプログラムまたは同じデータが記憶されて書き換え装置から書き換えられる。 - 特許庁 - The control part 13 permits the access requests to the memory 14a storing vehicle specification information and does not permit the access request to the other memory 14b, when power supply from the external power source 16 is not performed in the power supply control part 17.
制御部１３は、電源制御部１７にて外部電源１６からの電源供給が行われていない場合には、車両諸元情報が格納されたメモリ１４ａに対するアクセス要求を許可するとともに、他のメモリ１４ｂに対するアクセス要求は許可しない。 - 特許庁 - A control circuit 104 receives a request for rewriting data; and when the volume of rewritten data is not larger than the capacity of the ferroelectric memory array 113, the rewritten data is written in the ferroelectric memory array 113 by the control circuit 104.
そして、制御回路１０４によって、データの書き換えの要求を受け付けるとともに、該制御回路１０４により、書き換えデータの容量が強誘電体メモリアレイ１１３の容量以下の場合には強誘電体メモリアレイ１１３に対して該書き換えデータを書き込む。 - 特許庁 - A secure processor comprises: instruction executing means for executing the instruction; loading/storing control means for controlling the loading/storing of data in an external memory according to a command from the instruction executing means; and encryption processing means for encrypting/decrypting data between the loading/storing control means and the external memory.
命令を実行する命令実行手段と、該命令実行手段からのコマンドに対応して外部のメモリに対するデータのロード／ストアを制御するロード／ストア制御手段と、該ロード／ストア制御手段と外部のメモリとの間でデータの暗号化／復号化を行う暗号処理手段とを備える。 - 特許庁 - When matching is determined by the repair determination circuit RJ0, the access control circuit AC selects any of the memory array ARY0 or ARY1 in accordance with an external signal CX13T<1:0> which is input to the access control circuit AC, and selects the spare area 110 included in the selected memory array ARY for access.
アクセス制御回路ＡＣは、救済判定回路ＲＪ０により一致判定がなされたときには、CX13T<1:0>にしたがってメモリアレイＡＲＹ０、ＡＲＹ１のいずれかを選択し、選択した側のメモリアレイＡＲＹに含まれる予備領域１１０をアクセス先として選択する。 - 特許庁 - Then, an insert control unit 28 (a data insert unit 26 and a read out control unit 12) divides the image data held by the second memory 22 for every blanking period in each period of the second frame synchronizing signal to the image data read out from the first memory 4.
そして、挿入制御部２８（データー挿入部２６と読み出し制御部１２）は、第１のメモリー４から読み出された映像データーに対して第２のフレーム同期信号の各周期におけるブランキング期間ごとに、第２のメモリー２２が保持している映像データーを分割して挿入する。 - 特許庁 - Furthermore, the execution mode determining means has a first condition setting means (game control device 30) for setting, when one startup memory is stored, whether to set the standby mode in the auxiliary game that is executed based on the startup memory as a determining condition in the execution mode determining means (game control device 30).
また、実行態様決定手段（遊技制御装置３０）に、始動記憶の数が一つである際に当該始動記憶に基づき実行される補助ゲームについて客待ち設定の有無を決定条件として設定する第一条件設定手段（遊技制御装置３０）を備える。 - 特許庁 - When a telephone number which a user tries to call is matched with a call destination telephone number stored in a memory 13, a comparison part 14 calls a picture quality setting value corresponding to the telephone number in the memory 13 by a control part 11 which transmits the picture quality setting value to a picture quality control part 12.
制御部１１は、比較部１４で、ユーザーが通話しようとする電話番号とメモリ１３に記憶されている通話先電話番号が一致した場合には、メモリ１３中のその電話番号に対応する画質設定値を呼び出し、その画質設定値を画質制御部１２へ伝える。 - 特許庁 - On the contrary to this, when the processor is operated in a secure mode, the memory management unit executes the prescribed access control function for the memory access request by referring to access control information guided from a descriptor in an internal storage unit retrieved from a safe table.
これと対照的に、プロセッサが安全モードで作動しているときは、メモリ管理ユニットは安全テーブルから検索された内部記憶ユニット内のデスクリプタから誘導されたアクセス制御情報を参照してメモリアクセスリクエストのための所定のアクセス制御機能を実行するようになっている。 - 特許庁 - As a result, since the upper end of the control gate electrode CG and the upper end of the memory gate electrode MG are separated by the length of the bird's beak BV, electric field strength is relaxed, and thereby the leakage current flowing between the control gate electrode CG and the memory gate electrode MG is reduced.
この結果、コントロールゲート電極ＣＧの上端部と、メモリゲート電極ＭＧの上端部が、バーズビークＢＶ分だけ離れるので電界強度の緩和を図ることができ、コントロールゲート電極ＣＧとメモリゲート電極ＭＧ間を流れるリーク電流を低減できる。 - 特許庁 - The encoded data inputted from the outside and demodulated by a demodulating means 316 are stored in the second memory by a bus control means 314 and data decoded and error-corrected by the processor means 310 are applied from the second memory to a host interface means by the bus control means 314.
外部から入力し復調手段（３１６）で復調され符号化データはバス制御手段（３１４）により第２のメモリに格納され、プロセッサ手段で復号及びエラー訂正されたデータは、バス制御手段により第２のメモリからホストインタフェース手段（３１７）に与えられる。 - 特許庁 - A control means 17 controls the number of the loads in operation so as to have pressure, which is a control object to be within a target range and supplies operation state signals expressing the loads in operation to a memory means 21, to which a power from the emergency power supply 2 is supplied to be stored in the memory means 21.
制御手段１７は、制御対象である圧力が目標範囲になるように負荷の運転台数を制御し、その運転中の負荷を表す運転状態信号を、非常用電源２からの電力が与えられる記憶手段２１に与えて記憶させる。 - 特許庁 - This game machine comprises a memory part 11 memorizing a control program materializing a game action, a CPU 10 acting based on the control program, and an abnormality detecting means changing an output of an inspection ROM 12, when the CPU 10 accesses to an unused region of the memory part 11.
遊技動作を実現する制御プログラムを記憶したメモリ部１１と、制御プログラムに基づいて動作するＣＰＵ１０と、メモリ部１１の未使用領域をＣＰＵ１０がアクセスすると、検査用ＲＯＭ１２の出力が変化するようにした異常検出部とを含んで構成されている。 - 特許庁 - In addition, a data compression means for compressing the data when memorizing the data is installed in the memory control part, and at least one of the image processing means is installed so that the data inputted into a memory control means is processed by the image processing means and thereafter compressed by the data compression means.
さらに、メモリ管理部には、記憶する際にデータを圧縮するデータ圧縮手段を設置し、画像処理手段のうち少なくとも１つは、メモリ管理手段に入力されたデータは画像処理手段によって処理された後にデータ圧縮手段によって圧縮されるように設置する。 - 特許庁 - In the image forming device 101 having a base engine board 201 and various application boards 202-204, the copy application board 202 is provided with a nonvolatile memory 301 storing base engine control data, and the other base engine board 201 is provided with a nonvolatile memory 401 storing the control data.
ベースエンジンボード２０１と各種アプリケーションボード２０２〜２０４を有する画像形成装置１０１において、複写アプリケーションボード２０２にベースエンジン制御用データを格納する不揮発メモリ３０１を備え、他方ベースエンジンボード２０１には、前記制御用データを格納する揮発メモリ４０１を備える。 - 特許庁 - As the low power source voltage control circuit makes memory control signal switching operation a stop state when the drop of power source voltage of very short period is expected, a stop of write-in of data and the like is not performed unnecessarily, and operation efficiency of a non-volatile memory is improved.
低電源電圧制御回路は、ごく短期間の電源電圧低下が予想されるときにメモリ制御信号切替動作を中止状態とするので、データ書き込みなどの中止が必要以上に行われなくなり、不揮発性メモリの動作効率が向上する。 - 特許庁 - A nonvolatile memory (EEPROM) 106 is mounted at the head part 105 of an ink jet printer and the head properties are stored in that memory so that an image control unit (control board) 101 incorporated in a printer or a host driver unit 103 on the PC side can read out and correct that information.
インクジェットプリンタのヘッド部分１０５に不揮発メモリ（ＥＥＰＲＯＭ）１０６を搭載し、このメモリにヘッドプロパティを格納することにより、印刷装置内蔵の画像制御ユニット（コントロールボード）１０１あるいはＰＣ側のホストドライバユニット１０３が、その情報を読み取り補正を可能とする。 - 特許庁
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