「Control Memory」を含む例文一覧(13716)
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図柄表示制御部２６は、表示態様決定部２６ａにより決定された各図柄のグラフィックデータを図柄データメモリ２６ｂから読み出して図柄表示装置１２に表示させる。 - 特許庁 - An utterance control apparatus specifies a seat position adjacent to a window according to replacement information in a memory 170 on the basis of an event signal with respect to opening of the window of a vehicle from a sensor section 110 to obtain an interactive position.
センサ部１１０から車両の窓の開放に関する事象信号に基づいて、メモリ１７０の置換情報により窓に隣接する座席位置を特定し対話位置とする。 - 特許庁 - When the power of the body of the apparatus is turned on, before enabling RESET to the CPU 1, the control circuit 4 reads out the data from the non-volatile memory 3 and develops the data on the DP-RAM 2.
また、装置本体の電源投入時にはＣＰＵ１へのＲＥＳＥＴを発効する前に、不揮発性メモリ３からＤＰ−ＲＡＭ２上にデータを読み出し展開する。 - 特許庁 - The wired LAN communication section 70 includes a communication control section 80, a memory 74, and a priority DB 75 and interconnects a first network 5, a second network and the wireless LAN AP 71.
有線ＬＡＮ通信部７０は、通信制御部８０と、メモリ７４と、優先順位ＤＢ７５とを含んでおり、第１ネットワーク５、第２ネットワーク及び無線ＬＡＮ ＡＰ７１を相互に接続する。 - 特許庁 - A main body control section 11 reads the PIN code registered in the memory card 3 when the terminal is in use, and collates the PIN code with the PIN code stored in the UIM card 2.
本体制御部１１は、端末装置の使用時となると、メモリカード３に登録されているＰＩＮコードを読み出し、これを、ＵＩＭカード２に記憶されているＰＩＮコードと照合する。 - 特許庁 - In the nonvolatile memory cell transistor, an insulating film 60 comprises an inter-gate insulating film 66, a first conductive layer 30 is a floating gate, and a second conductive layer 72 is a control gate.
不揮発性メモリセルトランジスタにおいて、絶縁膜６０はゲート間絶縁膜６６よりなり、第１導電層３０はフローティングゲートであり、第２導電層７２はコントロールゲートである。 - 特許庁 - Thus, it is not necessary to provide an FIFO buffer exclusively for the input/output circuit by a buffer realized of an in-chip memory and the FIFO control circuit, and the chip area and the costs can be reduced.
メオンチップメモリとＦＩＦＯ制御回路で実現されるバッファにより入出力回路専用のＦＩＦＯバッファが不要になり、チップ面積を縮小でき、コスト低減が可能になる。 - 特許庁 - An image control unit 330 acquires the image from the image file 200, to make it displayed on a display 305 or make it stored in an image memory 309, in accordance with operation input.
画像制御部３３０は、操作入力に従って画像ファイル２００から画像を取得して表示部３０５に表示させ、もしくは、画像記憶部３０９に記憶させる。 - 特許庁 - A plurality of lighting units each having a structure of a LED 201, a photosensor 202, a control part 203, a memory 204, and a communication part 102 are arranged on the surface of a structure such as a floor.
ＬＥＤ２０１、フォトセンサ２０２、制御部２０３、メモリー２０４、そして通信部１０２という構成の照明ユニットを床面などの構造物の表面に複数個配置する。 - 特許庁 - The control section 4, which has received information on the power source cutoff, writes the counted value corresponding to the display time which the display time measuring part 9 was measuring until then into a nonvolatile memory 7.
電源断の情報を受け取った制御部４は、それまで表示時間計測部９が計測していた表示時間に対応するカウント値を不揮発メモリ７に書き込む。 - 特許庁 - To provide an image display device and a window control program, wherein image display on a memory type display device of single scanning system is prevented from becoming incomplete in spite of using a general purpose system.
汎用システムを用いながら、シングル走査型のメモリ性表示デバイス上への画像の表示が不完全になることを防止できる画像表示装置及びウインドウ制御プログラムを得る。 - 特許庁 - To provide a resume control method and device which, even when a memory is extended in a paused state, safely and surely restore saved data under operation thereby canceling the paused state.
休止状態でメモリが増設された場合にも、退避した作業中のデータを安全かつ確実に復元して休止状態を解除可能なレジューム制御方法および装置を提供する。 - 特許庁 - Control clocks having different phases are distributed to a memory array divided into a plurality of banks BK1, BK2, the entry and processing of a retrieving key (reading and writing operation, retrieving operation) are performed with different phases.
複数のバンクＢＫ１，ＢＫ２に分割したメモリアレイに異なる位相の制御クロックを分配して、異なる位相でエントリおよび検索キーの処理（読み書き動作、検索動作）を行う。 - 特許庁 - The apparatus 30 comprises a control circuit 41, a clock 43, comparison memories A43 and B44, an image memory 45, one-dimensional optical sensor arrays 35, 36 and 37, a lens 32 and a light source 38.
この画像読取装置３０は、制御回路４１、クロック４２、比較メモリＡ４３、比較メモリＢ４４、画像メモリ４５、一次元光センサアレイ３５、３６、３７、レンズ３２、光源３８で構成される。 - 特許庁 - A control circuit 7 of the broadcast receiver of this invention prepare a table by using all channels being broadcast as viewing object at first application of power and stores the table to a memory 8.
本発明の放送受信装置においては、制御回路７は、初回電源投入時に、放送中の全てのチャンネルを対象として前記テーブルを作成してメモリ８に格納する。 - 特許庁 - A control circuit 5 compares the sensor output value obtained with a target range of sensor output registered for each color image in a memory 10 to obtain a correction quantity of each color image.
求められたセンサ出力値と、メモリ部１０に色画像毎に登録されたセンサ出力の目標範囲とを制御回路５で比較して各色画像の補正量を求める。 - 特許庁 - To provide a method and device for control which convert the memory constitution of a buffer of a data storage system by access patterns of respective data so that the use efficiency of the buffer is optimized.
データ記憶システムにおけるバッファの利用効率を最適化するように、各々のデータのアクセスパターン毎にバッファのメモリ構成を変換する制御方法および制御装置を提供する。 - 特許庁 - Optical image data stored in the memory 31 is read out in desired timing by a control circuit 11 and an image processing circuit 30, and the image data readout is displayed on the monitor 32.
画像メモリ３１に記憶された任意の画像データは、制御回路１１、画像処理回路３０によって所望のタイミングで読出され、上記読出された画像データはモニタ３２に表示される。 - 特許庁 - To provide an electronic control device and a recording medium that data stored in a non-volatile memory can be made a value of a safety side by judging a voltage state backing up a RAM.
ＲＡＭをバックアップする電圧状態を判断して、不揮発性メモリに記憶されるデータを安全側の値とすることができる電子制御装置及び記録媒体を提供すること。 - 特許庁 - The second setting information is stored in the display memory, and then is stored in the second control register on condition that the second supply voltage can be obtained by raising the first supply voltage.
第２の設定情報は、表示メモリに保存された後、第１の電源電圧が昇圧されて第２の電源電圧が得られたことを条件に第２の制御レジスタに保存される。 - 特許庁 - A column skip processing circuit 31, when a defective column lies on a flash memory 3, performs a control for skipping the position of the defective column and writing serial data every page.
カラムスキップ処理回路３１は、フラッシュメモリ３上に欠陥カラムがある場合に当該欠陥カラムの位置をスキップしてシリアルデータを書き込むための制御を１ページ単位で行う。 - 特許庁 - In a communication recording apparatus 1, a reception control unit 3 connects to a communication network over which application data are divided into a plurality of packets and communicated, and stores received packets in a memory.
通信記録装置１において、受信制御部３はアプリケーションデータが複数のパケットに分割されて通信される通信ネットワークに接続し、受信したパケットをメモリに記憶する。 - 特許庁 - An RP controlling part program is compressed, stored in an RP controlling part program storage area 130, expanded in an RP controlling part 160 on a temporal memory 140 and carried out to control an RP 120.
ＲＰ制御部プログラムは圧縮されてＲＰ制御部プログラム格納領域130に格納され、一時メモリ140上のＲＰ制御部160に展開されて実行されＲＰ120を制御する。 - 特許庁 - When data reading from a main storage part 21 is completed, a completion-based calculation control part 47 calculates an executed memory request count and sends it to the arithmetic unit 48.
また、主記憶部２１からデータの読み出しが終了した際には、終了時計算制御部４７で実行が完了したメモリリクエスト数が計算され、演算器４８に送信される。 - 特許庁 - A control means is provided for printing image information stored in a memory means, when the connection means with an exterior system, such as a personal computer, is not detected.
パソコン等外部装置との接続手段を無しと検出した時には、記憶手段に蓄積された画像情報を印字する制御手段を備えたことを特徴とするものである。 - 特許庁 - To provide a technique for memory management for high speed media access control in multi-media distribution applications which require high throughput, robustness of performance and quality of service of 802.11(n).
８０２．１１（ｎ）の高いスループット、性能の強固さ及びサービスの質を要求するマルチメディア配信アプリケーションにおいて、高速メディアアクセス制御のためのメモリ管理技術を提供する。 - 特許庁 - This power-on circuit is a circuit built in a synchronous IC memory and provided with a ring counter 10, an output control circuit 52, and a pulse signal interruption circuit 12 or the like.
本発明のパワーオン回路は、同期式ＩＣメモリに内蔵されるパワーオン回路であって、リングカウンタ１０、出力制御回路５２、パルス信号遮断回路１２等を備えたものである。 - 特許庁 - DSP part 19 of the magnetic bearing control device 1 reads out corresponding parameter ω from a memory part 25 corresponding to a variation of the revolution number of the rotor 103 and a variation of temperature.
磁気軸受制御装置１のＤＳＰ部１９は、回転体１０３の回転数の変化および温度の変化に応じて対応するパラメータωをメモリ部２５から読み出す。 - 特許庁 - The transmission control 52 records the supplied reproducing position information in a memory 53, and when the network failure is noticed, controls a data transmission module 54 to temporarily stop streaming distribution.
送信コントロール部５２は、供給された再生位置情報をメモリ５３に記録し、ネットワーク不具合が通知された場合、データ送信モジュール５４を制御してストリーミング配信を一時停止させる。 - 特許庁 - A control part 26 secures only an area having the same capacity as required data, in a work memory 24 to extract the required data from a ring buffer 23 in accordance with a data extraction program.
制御部２６は、データ抽出プログラムに従って、所要のデータの容量と同一容量の領域のみを作業メモリ２４に確保してリングバッファ２３から所要のデータを抽出する。 - 特許庁 - A CPU 32 carries out offset compensation processing in control of positioning after a seek operation by using an offset value 330 set based on the HETS phenomenon from a memory 33 at data recording.
ＣＰＵ３２は、データ記録時に、メモリ３３からＨＥＴＳ現象に基づいて設定されたオフセット値３３０を使用して、シーク動作後の位置決め制御時にオフセット補正処理を実行する。 - 特許庁 - The circuit 18a includes also a determination circuit 30 (RAn, AC#Bn#ROW, C#B#Rn) for determining whether the 2nd address is related with the 1st address or not and a circuit 30 for issuing a control signal to the memory 24.
メモリ・コントローラ回路は又、第2アドレスが第1アドレスと関係しているかを決定する決定回路（３０、RAn、AC#Bn#ROW、C#B#Rn）と、メモリへ制御信号を発行する回路（３０）を含む。 - 特許庁 - To allow a digital signal level controller to easily display a level control operation without the need for increasing a coefficient memory of a DSP or the like or for computing processing by a CPU or the like.
デジタル信号レベル制御装置において、ＤＳＰ上などの係数メモリを増やしたり、また、ＣＰＵなどによる計算処理を行わずに、容易にレベル制御動作表示を行う。 - 特許庁 - Thereby, in the phase change memory apparatus and the control method of its read operation, the voltage level of the word line is controlled by at least two voltage stages at the time of read operation.
これにより、該相変化メモリ装置及びその読み出し動作の制御方法は、読み出し動作時に、ワードラインの電圧レベルを少なくとも２段階の電圧レベルで制御する。 - 特許庁 - A destaticizing mechanism provided on a scanning electron microscope is provided with a gas flow-rate control valve 18, connected to a gas cylinder, switching valve 17, corona discharger 19, gas inlet tube 15, and memory 20.
走査電子顕微鏡に備えられた除電機構は、ガスボンベに繋がったガス流量調整弁１８、開閉弁１７、コロナ放電器１９、ガス導入管１５及びメモリ２０を備える。 - 特許庁 - Two write current control lines (WCL1 and /WCL1, WCL2 and /WCL2) are arranged respectively along a row direction at both sides of respective memory blocks MB1 to MB3.
各メモリブロックＭＢ１〜ＭＢ３の両側に、行方向に沿って２本の書込電流制御線（ＷＣＬ１および／ＷＣＬ１，ＷＣＬ２および／ＷＣＬ２）がそれぞれ配置される。 - 特許庁 - A memory control circuit 12 monitors data amounts to be transferred, and notifies a data transmission end interrupt value determination circuit 16 and a data reception end interrupt value determination circuit 17 of the result.
メモリコントロール回路１２は、転送されるデータ量を監視し、その結果をデータ送信終了割込み値決定回路１６及びデータ受信終了割込み値決定回路１７へ通知する。 - 特許庁 - Then, as for the control part 31, high voltages of positive polarity and high voltages of negative polarity are alternately applied to the discharge needle 17 by the command frequency memorized in the work memory 32.
そして、制御部３１は、正極性の高電圧と負極性の高電圧とを、放電針１７に対して作業メモリ３２に記憶された指令周波数で交互に印加するようにした。 - 特許庁 - To provide a device and method for access control cache further increasing a cache hit rate even in a cache area equal to or smaller than in MMP (Mondorian Memory Protection) system.
ＭＭＰ方式と同等あるいはより少ないキャッシュ領域とする場合であっても、キャッシュヒット率がより高くなるようなアクセス制御キャッシュ装置及び方法を提供する。 - 特許庁 - When number of times of dissidence exceeds a prescribed number, the control section 202 deletes information stored in prescribed addresses of the memory 204 and inhibits write of information to the individual information area after ward.
不一致回数が所定値を超えると、制御部２０２はメモリ２０４の所定部分の情報を消去し、以後、個別情報領域への情報書き込みを不可能にする。 - 特許庁 - Each subscriber side communication apparatus 4i checks a destination address included in the write control signal and writes the signal to a memory for a PLD when the signal is addressed to its own apparatus.
各加入者側通信装置４ｉは、書込み制御信号に含まれた宛先アドレスを見て、その信号が自装置宛ての場合、該当ＰＬＤ用のメモリへ書込みを行う。 - 特許庁 - The control circuit 5 controls the data of the range of tones (the highest and lowest pitches) detected by the pitch detection circuit 20 to store the data into a semiconductor memory 2 or a hard disk 3.
制御回路５は、音程検出回路２０により検出した音域（最高音程および最低音程）のデータを、半導体メモリ２またはハードディスク３に記憶するように制御する。 - 特許庁 - Upon manufacturing the semiconductor device, a layer exclusive for pad or the uppermost position layer is formed on a layer for forming a power supply/GND wiring, a memory cell unit and the wiring for a control circuit unit.
半導体装置を製造する際、電源／ＧＮＤ配線、メモリーセル部や制御回路部の配線を形成する層の上側に、パッド専用層ともいうべき最上位層を形成する。 - 特許庁 - Of the video signals of the long-axis deflection system, video signals of a line scanning term and of a field scanning term are written as samples into a memory 403 by a write control circuit 401.
長軸偏向方式の映像信号のうちライン走査期間およびフィールド走査期間の映像信号が書き込み制御回路４０１によりメモリ４０３にサンプルとして書き込まれる。 - 特許庁 - Further, when recording/reproducing to/from an optical disk 1, the CPU 16 adds the tracking driving offset amount read from the memory 17 to a tracking driving signal 19 to control the beam spot position.
さらに、ＣＰＵ１６は、光ディスクに記録，再生する時にはメモリ１７から読み出したトラッキング駆動オフセット量をトラッキング駆動信号１９に加えてビームスポット位置を制御する。 - 特許庁 - In this case, the computer body 1 first transmits identification information to the display device 6 and permits the control when the identification information coincides with the identification information to be stored in a memory circuit 9.
この際、コンピュータ本体１側から最初に識別情報をディスプレイ装置６に送信し、メモリ回路９に格納される識別情報と一致した場合に上記制御を許可する。 - 特許庁 - Signals of sensors 75, 78, 79 for atmospheric pressure, intake air temperature, and intake air pressure are taken into a memory by input timing control parts 91a-91c for only a specified time after starting the engine.
大気圧、吸気温度、吸気圧力のセンサー７５，７８，７９の信号は入力タイミング制御部９１ａ〜９１ｃによりエンジン始動後の一定時間だけメモリに取り込む。 - 特許庁 - Further, control data, check data, and parts of addresses corresponding to the check data are the same or in relation of mirror inversion with respect to three pieces of memory data.
また、３つのメモリデータに関し、制御用データ同士、チェック用データ同士、及び該チェック用データに対応するアドレスの一部同士は、それぞれ同じ或いはミラー反転の関係にある。 - 特許庁 - To provide a multiple access control circuit capable of preparing a waiting state of a memory access in a processor without needing a complex protocol and without providing a pipeline protection mechanism, etc., in particular.
複雑なプロトコルを必要とせず、しかも、パイプライン保護機構等を特に設けることなくメモリアクセスのウエイト状態をプロセッサに作ることができる多重アクセス制御回路を提供する。 - 特許庁 - A reference voltage input port 21 of the DDR memory 2 and a reference voltage input port 31 of the control IC 3 are connected to a voltage output line 45 of the voltage output circuit 4.
ＤＤＲメモリ２の基準電圧入力ポート２１及びコントロールＩＣ３の基準電圧入力ポート３１は、電圧出力回路４の電圧出力ライン４５に接続されている。 - 特許庁
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